JPS5857747A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5857747A JPS5857747A JP56157152A JP15715281A JPS5857747A JP S5857747 A JPS5857747 A JP S5857747A JP 56157152 A JP56157152 A JP 56157152A JP 15715281 A JP15715281 A JP 15715281A JP S5857747 A JPS5857747 A JP S5857747A
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- JP
- Japan
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- photothyristor
- hfe
- gate
- improved
- photo
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
Landscapes
- Thyristors (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はホトサイリスタに関し、特に発光ダイオードと
組み合せて光結合半導体装置として利用し得る半導体装
置に関するものである。
組み合せて光結合半導体装置として利用し得る半導体装
置に関するものである。
従来から第１図に示すように、入力側に発光ダイオード
ＧＬ、出力側にホトサイリスタＰＴを用いて、ワンパッ
ケージにしたホトサイリスタカプラが実用化されている
。このようなホトサイリスクカプラは電磁リレーに比べ
て、■入出力間の絶縁性が極めて良い、■動作速度が早
い、■寿命が長い、■ノイズの発生が少ない、■外部磁
界の影響がない、■小型である等の畏所があり、各種機
器の電子回路化が進むにつれて、信号伝達系のアイソレ
ーションやＡＣコントロー／＆等、広い分野で利用され
ている。
ＧＬ、出力側にホトサイリスタＰＴを用いて、ワンパッ
ケージにしたホトサイリスタカプラが実用化されている
。このようなホトサイリスクカプラは電磁リレーに比べ
て、■入出力間の絶縁性が極めて良い、■動作速度が早
い、■寿命が長い、■ノイズの発生が少ない、■外部磁
界の影響がない、■小型である等の畏所があり、各種機
器の電子回路化が進むにつれて、信号伝達系のアイソレ
ーションやＡＣコントロー／＆等、広い分野で利用され
ている。
しかし、上記ホトサイリスタはアノードＡ・カソードに
間に急峻な電圧が印加されると、ホトサイリスタ本来の
ブレークオーバー電圧よりも低い電圧でオン状軸となる
。この現象は急峻な立上り電ｒ：Ｆ：、（”／、、 ）
が印加されると、第２図のホトサイリスタ等価回路図に
示すように容量ＣＯ（接合容量等）を通して次式で示す
変位電流ＩＤが流れることによる。
間に急峻な電圧が印加されると、ホトサイリスタ本来の
ブレークオーバー電圧よりも低い電圧でオン状軸となる
。この現象は急峻な立上り電ｒ：Ｆ：、（”／、、 ）
が印加されると、第２図のホトサイリスタ等価回路図に
示すように容量ＣＯ（接合容量等）を通して次式で示す
変位電流ＩＤが流れることによる。
； Ｄ−ｄＺ、 ＝４（ＣｏＺ、’＝＝ｃ ｏｄＺ、
十ｖｄｃＨ，（１）ここで、Ｃｏニ一定と仮定すると（
１）式は更に次のようになる。
十ｖｄｃＨ，（１）ここで、Ｃｏニ一定と仮定すると（
１）式は更に次のようになる。
１＝Ｃｏｄｖ／ｄ、（２）
Ｄ
この結果ｓ ”Ａｔの値が大きいとホトサイリスタはオ
ン状態となる。このような現象を起こさない最大の立上
り電圧（ｄ′ｉ／ｄｔ）Ｍの値を臨界オフ電圧上昇率と
いう。
ン状態となる。このような現象を起こさない最大の立上
り電圧（ｄ′ｉ／ｄｔ）Ｍの値を臨界オフ電圧上昇率と
いう。
そこで、実際にホトサイリスタカプラを使用する場合に
は、第３図に示すように、ホトサイリスタのゲートＰＧ
とカソードにの間に、抵抗Ｒ６とコンデンサＣＧ を接
続し、急峻な電圧が印加された場合の誤動作を防止して
いるところで、実際の回路を設計する上で、抵抗、コン
デンサを外付けすることは取付場所、コストアップの点
より大変不便である。
は、第３図に示すように、ホトサイリスタのゲートＰＧ
とカソードにの間に、抵抗Ｒ６とコンデンサＣＧ を接
続し、急峻な電圧が印加された場合の誤動作を防止して
いるところで、実際の回路を設計する上で、抵抗、コン
デンサを外付けすることは取付場所、コストアップの点
より大変不便である。
本発明は、上記従来のホトサイリスタカプラにおける問
題点に鑑みてな・されたもので、外付部品の不用なホト
サイリスタカプラに関するものである。
題点に鑑みてな・されたもので、外付部品の不用なホト
サイリスタカプラに関するものである。
処でホトサイリスタの急峻な立上り電圧ｄ−１による誤
動作の改善については従来から種々報告祭れているが、
（ｄ’／’ａｔ）Ｍ［を大きくするには、主として次の
方法が知られている。
動作の改善については従来から種々報告祭れているが、
（ｄ’／’ａｔ）Ｍ［を大きくするには、主として次の
方法が知られている。
（１）ＰＮＰ）ランリスタのｈＦＥを小さくスる。
（２）ゲート抵抗Ｒ６を小さくする。
しかし上記のような方法によって（ｄ％ｔ）Ｍを大きく
した場合、最小トリウヤ電流’ＦＴが大きくなり、実用
上問題である。そこで、”” ）Ｍ （！： ＩＦＴ
全同時に解決するために、次の（３）及び（４）に掲げ
る２つの方式が提案されている。
した場合、最小トリウヤ電流’ＦＴが大きくなり、実用
上問題である。そこで、”” ）Ｍ （！： ＩＦＴ
全同時に解決するために、次の（３）及び（４）に掲げ
る２つの方式が提案されている。
（３） ゲート抵抗をトランジスタで制御する方式ゲ
ート抵抗Ｒ６をトランジスタＱ、及びＱ２で制御する回
路例を第４図に示す。この回路において急峻な電圧を印
加した場合、変位電流の一部は） −ｙ ン） スタＱ
１ ノヘースに印加され、トランジスタＱ１をオンと
し、（ｄＶ／ｄｔ）Ｍ値を上げる。光を照射した時はホ
トトランジスタＱ２ ’にオントシ、Ｑｌはオフとなり
ＩＦＴは小さく保てる。
ート抵抗Ｒ６をトランジスタＱ、及びＱ２で制御する回
路例を第４図に示す。この回路において急峻な電圧を印
加した場合、変位電流の一部は） −ｙ ン） スタＱ
１ ノヘースに印加され、トランジスタＱ１をオンと
し、（ｄＶ／ｄｔ）Ｍ値を上げる。光を照射した時はホ
トトランジスタＱ２ ’にオントシ、Ｑｌはオフとなり
ＩＦＴは小さく保てる。
しかし上記第４図の回路を１チツプ化するには誘電分離
技術が必要で工程が複雑になるという問題がある。
技術が必要で工程が複雑になるという問題がある。
（４）ゲート抵抗をＭＯＳ ＦＥＴで制御する方式。
この方式の回路例を第５図に示す。ただしホトサイリス
タはＱｌ、 Ｑｓ及びＱ２− Ｑｌの２組が逆並列に接
続されている。動作原理は次のとおりである。
タはＱｌ、 Ｑｓ及びＱ２− Ｑｌの２組が逆並列に接
続されている。動作原理は次のとおりである。
今、トランジスタＱ＋ 、Ｑｓ で表わされるホトサイ
リスタを考える。ホトサイリスタＱ＋ 、Ｑｓのゲート
抵抗Ｒ６１に並列にＭＯ５ＦＥＴＱ６を接続し、Ｍ−Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑｓのゲート電位はトランジスタＱ３
のベースに接続されている。このため、ホトサイリスタ
Ｑ１．Ｑ３のアノード電位がＭＯ５ＦＥＴＱａ のしき
い値電圧Ｖ。を越えるとＭＯ５ＦＥＴＱ、がオン状態と
なりホトサイリスタのゲート抵抗を小さくする。いわゆ
る零交差機能をもち、アノード電位がｖｌ を越えると
ホトサイリスタがオンしに〈〈なり、実質的にｄＶｄｔ
が高くなる。
リスタを考える。ホトサイリスタＱ＋ 、Ｑｓのゲート
抵抗Ｒ６１に並列にＭＯ５ＦＥＴＱ６を接続し、Ｍ−Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑｓのゲート電位はトランジスタＱ３
のベースに接続されている。このため、ホトサイリスタ
Ｑ１．Ｑ３のアノード電位がＭＯ５ＦＥＴＱａ のしき
い値電圧Ｖ。を越えるとＭＯ５ＦＥＴＱ、がオン状態と
なりホトサイリスタのゲート抵抗を小さくする。いわゆ
る零交差機能をもち、アノード電位がｖｌ を越えると
ホトサイリスタがオンしに〈〈なり、実質的にｄＶｄｔ
が高くなる。
この方式はＭＯＳＦＥＴのゲートに数百Ｖの高電圧が印
加されることになるため、高電圧に耐えるＭＯＳＦＥＴ
が要求されて作成時に特別な工程が必要となる。
加されることになるため、高電圧に耐えるＭＯＳＦＥＴ
が要求されて作成時に特別な工程が必要となる。
そこで本発明は上記のような複雑な工程を用いずに（ｄ
Ｖ／ｄｔ）Ｍを改善して急峻な印加電圧による誤動作を
防止したホトサイリスタを提供する。
Ｖ／ｄｔ）Ｍを改善して急峻な印加電圧による誤動作を
防止したホトサイリスタを提供する。
本発明を要約すれば縦型ホトサイリスタにおいて、熱処
理等により前述の従来方法（１）とは逆にＰＮＰ ）ラ
ンリスタのｈＦＥ及び光感度を大きくし、かつゲート抵
抗を小さくし、更には抵抗をホトサイリスタと同一チッ
プに作り込むことにより達成できる。
理等により前述の従来方法（１）とは逆にＰＮＰ ）ラ
ンリスタのｈＦＥ及び光感度を大きくし、かつゲート抵
抗を小さくし、更には抵抗をホトサイリスタと同一チッ
プに作り込むことにより達成できる。
以下実施例を挙げて本発明の詳細な説明する。
第６図は本発明による縦型ホトサイリスタの構造である
。
。
同図において、１はＮ型半導体基板で、通常２０〜５０
Ω・Ｇの比抵抗で２００μ程度の厚さをもったシリコン
が用いられる。２はＮ型半導体基板１の両面より、ポロ
ンスはガリウム等のＰ型不純物を約１００μ拡散し、Ｎ
型基板１を貫通分離し、さらに裏面全面にＰ型不純物を
再度拡散して作成されたアノードである。３は基板主表
面より基板１中へＰ型不純物ポロンを５〜６０μ拡散す
ることによって形成したゲートであり、一般にはアノ−
ドの裏面全面拡散と同時に作成される（拡散愛さけ耐圧
、ｈＦＥにより変化し得る）。４は上記ゲート３の中に
Ｎ型不純物リンを拡散して形成したカソードである。深
さは一般に２〜２０μ程度である。拡散によって上記各
領域が作成された半導体基板の主表面は絶縁膜５で被わ
れ、絶縁＠５として一般的には５ｉ０２が用いられる。
Ω・Ｇの比抵抗で２００μ程度の厚さをもったシリコン
が用いられる。２はＮ型半導体基板１の両面より、ポロ
ンスはガリウム等のＰ型不純物を約１００μ拡散し、Ｎ
型基板１を貫通分離し、さらに裏面全面にＰ型不純物を
再度拡散して作成されたアノードである。３は基板主表
面より基板１中へＰ型不純物ポロンを５〜６０μ拡散す
ることによって形成したゲートであり、一般にはアノ−
ドの裏面全面拡散と同時に作成される（拡散愛さけ耐圧
、ｈＦＥにより変化し得る）。４は上記ゲート３の中に
Ｎ型不純物リンを拡散して形成したカソードである。深
さは一般に２〜２０μ程度である。拡散によって上記各
領域が作成された半導体基板の主表面は絶縁膜５で被わ
れ、絶縁＠５として一般的には５ｉ０２が用いられる。
上記各領域にはそれぞれアノード電極６．ゲート電極７
、カソード電極８がＡ４等の金属によって形成される。
、カソード電極８がＡ４等の金属によって形成される。
断面構造は上述のように従来の縦型ホトサイリスタと同
じ構造をもつが、（ｄＶｄｔ）Ｍを大きくするためこの
実施例によるホトサイリスタは、ホトサイリスタに含ま
れるＰＮＰ）ランリスクのｈＦＥヲ大きく且つゲート抵
抗を小さくしたものである。
じ構造をもつが、（ｄＶｄｔ）Ｍを大きくするためこの
実施例によるホトサイリスタは、ホトサイリスタに含ま
れるＰＮＰ）ランリスクのｈＦＥヲ大きく且つゲート抵
抗を小さくしたものである。
即ちこのようなｈＦＥ及びゲート抵抗の特性は通常トラ
ンジスタのベース領域のライフタイムを大きくすること
によって得られ、熱処理を施こすことによって特性が得
られる。
ンジスタのベース領域のライフタイムを大きくすること
によって得られ、熱処理を施こすことによって特性が得
られる。
１例として、カソード領域４の拡散終了後９００℃Ｎ２
中にて熱処理すると、ＰＮＰ）ランリスクのｈＦＥは１
．５〜３倍改善される。この場合、一般のホトサイリス
タは表面を５ｉ０２で保護されており、酸素雰囲剣中で
熱処理するとＮＰＮ ｌ−ランリスクのｈＦＥは大幅に
劣化する。従ってＳＯ２膜を一度剥離する等別の工程追
加が必要となる。又、無転位拡散技術や不純物濃度の最
適化等他の方法を用いてもよい。
中にて熱処理すると、ＰＮＰ）ランリスクのｈＦＥは１
．５〜３倍改善される。この場合、一般のホトサイリス
タは表面を５ｉ０２で保護されており、酸素雰囲剣中で
熱処理するとＮＰＮ ｌ−ランリスクのｈＦＥは大幅に
劣化する。従ってＳＯ２膜を一度剥離する等別の工程追
加が必要となる。又、無転位拡散技術や不純物濃度の最
適化等他の方法を用いてもよい。
上記、縦型ホトサイリスクの構造において、熱処理等に
よって、ＰＮＰ ｌ−ランシスタのｈＦＥヲ変化させた
場合第１図に示すホトサイリスタカプラにおいてホトサ
イリスタをオフからオン状態へ移行させるに必要な発光
ダイオードの順方向電流の最小値（最小トリガ電流：
Ｉ、、） と臨界オフ電圧上昇率”／ａ ｔの関係を
第７図に示す。図中に示すｈＦＥＯ値は、それぞれの素
子において−”ＣＥを５ｖに設定してコレクタ電流を変
化した場合のｈＦＥのピークの値を示す。
よって、ＰＮＰ ｌ−ランシスタのｈＦＥヲ変化させた
場合第１図に示すホトサイリスタカプラにおいてホトサ
イリスタをオフからオン状態へ移行させるに必要な発光
ダイオードの順方向電流の最小値（最小トリガ電流：
Ｉ、、） と臨界オフ電圧上昇率”／ａ ｔの関係を
第７図に示す。図中に示すｈＦＥＯ値は、それぞれの素
子において−”ＣＥを５ｖに設定してコレクタ電流を変
化した場合のｈＦＥのピークの値を示す。
第７図の直線Ａはゲート抵抗Ｒ６を２０にΩに固定（Ｎ
ＰＮ ｌ−ランジス！のｈＦＥも固定）した場合に、Ｐ
ＮＰ ）ランリスクのｈＦＥを０．５． １．Ｑ。
ＰＮ ｌ−ランジス！のｈＦＥも固定）した場合に、Ｐ
ＮＰ ）ランリスクのｈＦＥを０．５． １．Ｑ。
２．５．５に順次変化させたときのＩＦＴと（ｄｏｔ）
、との関係を示す。直線Ａは比較的緩やかな勾配をもち
、ＩＦＴに対する（ｄＶｄｔ）Ｍの変化が小さいことを
示す。
、との関係を示す。直線Ａは比較的緩やかな勾配をもち
、ＩＦＴに対する（ｄＶｄｔ）Ｍの変化が小さいことを
示す。
次にＰＮＰ）ランリスクのｂＦＥを一定（ＮＰＮトラン
ジスタの昨、も一定）にし、ゲート抵勢Ｒ６を変化させ
た場合のＩＦ□と（ｄｖ／ｄｔ）Ｍとの関係を直線Ｂ５
に示す。直線Ｂ５はＰＮＰ）ランリスクのｈＦＥ”５
に設定した場合で、従って直線Ａ上のｈＦＥｗ５の点を
通る直線となる。ＩＩＦＥｔ ２．５．１．０゜０．５
と変化させた場合には、直線Ａ上の各ｂＦＥＱ点を通っ
て直線Ｂ５ と＃１ぼ平行な直線で表わす変化を示す。
ジスタの昨、も一定）にし、ゲート抵勢Ｒ６を変化させ
た場合のＩＦ□と（ｄｖ／ｄｔ）Ｍとの関係を直線Ｂ５
に示す。直線Ｂ５はＰＮＰ）ランリスクのｈＦＥ”５
に設定した場合で、従って直線Ａ上のｈＦＥｗ５の点を
通る直線となる。ＩＩＦＥｔ ２．５．１．０゜０．５
と変化させた場合には、直線Ａ上の各ｂＦＥＱ点を通っ
て直線Ｂ５ と＃１ぼ平行な直線で表わす変化を示す。
直線Ｂ５から判るようにゲート抵抗を変化させた場合、
ＴＰＴに対して（ｄ’／Ｊｔ）、の変化が非常に大きい
。
ＴＰＴに対して（ｄ’／Ｊｔ）、の変化が非常に大きい
。
今ホトサイリヌタのＰＮＰ）ランリスクがｈＦＥ＝５に
設定されているとすると、発光ダイオードの最小トリガ
電流１．が５ｍＡである場合、従来の素子では（ｄ″Ｖ
ｄｔ）Ｍは７ｖ／ｌ１ｓｅｃであるが、本発明によれば
直線Ｂ５から４４”／＆ｓｅｃとなり６３倍の改善が得
られる。またＩＦＴをＩＯｍＡに選べば３００倍も（ｄ
ｖ／ｄｔ）Ｍを大きくすることができる。
設定されているとすると、発光ダイオードの最小トリガ
電流１．が５ｍＡである場合、従来の素子では（ｄ″Ｖ
ｄｔ）Ｍは７ｖ／ｌ１ｓｅｃであるが、本発明によれば
直線Ｂ５から４４”／＆ｓｅｃとなり６３倍の改善が得
られる。またＩＦＴをＩＯｍＡに選べば３００倍も（ｄ
ｖ／ｄｔ）Ｍを大きくすることができる。
ＰＮＰ）ランリスクのｈＦＥが更に大きくなると効果は
更に一層顕著になる。
更に一層顕著になる。
従来のホトサイリスタではり、、＝Ｏ，１〜０．１゜Ｒ
６＝ ２ ＯＫΩ程度で使用されているが、本発明にお
いては上述のようにｈ が大きく、Ｒ６が小Ｅ さい方が望ましい。
６＝ ２ ＯＫΩ程度で使用されているが、本発明にお
いては上述のようにｈ が大きく、Ｒ６が小Ｅ さい方が望ましい。
本発明による、ｄＶｄｔ値の大幅な改善は以下のように
説明される。
説明される。
まず、ホトサイリスタにおいてＰＮＰ ｌ−ランリスク
部分の応答を考える。トランジスタの応答は、次式で表
わされる。
部分の応答を考える。トランジスタの応答は、次式で表
わされる。
ｔＰＮＰ ＝ １１ｐＨＸ ｔＤ（３）ｔＤＵＰＮＰ）
ランリスクの構造等により、決定される値である。一般
的にｈＦＥを大きくすると応答は遅くなり、急峻な信号
に追随できなくなる。
ランリスクの構造等により、決定される値である。一般
的にｈＦＥを大きくすると応答は遅くなり、急峻な信号
に追随できなくなる。
次にゲート抵抗の効果を考える。第８図のホトサイリス
タ等価回路においてホトサイリスタのゲ−ＬＰＧ、カソ
ードに間にゲート抵抗Ｒ６を接続した場合を考える。式
（１）、 （２）に基づく変位電流は、まずゲート抵抗
Ｒ６に流れ、ゲートの電位は次式％式％（４） 上記Ｖ。の値がサイリスタの活性電圧Ｖ６Ｂ以上になる
と、サイリスタはオン状態となる。そこでゲート抵抗を
小さくすると臨界オフ電圧上昇率は大きくなる。
タ等価回路においてホトサイリスタのゲ−ＬＰＧ、カソ
ードに間にゲート抵抗Ｒ６を接続した場合を考える。式
（１）、 （２）に基づく変位電流は、まずゲート抵抗
Ｒ６に流れ、ゲートの電位は次式％式％（４） 上記Ｖ。の値がサイリスタの活性電圧Ｖ６Ｂ以上になる
と、サイリスタはオン状態となる。そこでゲート抵抗を
小さくすると臨界オフ電圧上昇率は大きくなる。
ところで、〜ｔによる変位電流は過渡現象である。この
ため上記２つの効果は相乗効果が期待できる。このよう
にＰＮＰ）ランリスクのｈＦＥを大きくし、かつゲート
琳抗を小さくすることにより（ｄＶｄｔ）Ｍ値を大幅に
改善できる。
ため上記２つの効果は相乗効果が期待できる。このよう
にＰＮＰ）ランリスクのｈＦＥを大きくし、かつゲート
琳抗を小さくすることにより（ｄＶｄｔ）Ｍ値を大幅に
改善できる。
又、ＰＮＰ ）ランリスクのｈＦＥを大きくする方法は
一般に光感度を大きくする効果を伴う。このためＩＦＴ
を小さくする効果があり、（ｄＶｄｔ）Ｍ値の改善効果
をさらに高める。一般に上述のように９００℃にてＮ２
中にてアニールすると光感度は約２０〜３０％改善され
る。
一般に光感度を大きくする効果を伴う。このためＩＦＴ
を小さくする効果があり、（ｄＶｄｔ）Ｍ値の改善効果
をさらに高める。一般に上述のように９００℃にてＮ２
中にてアニールすると光感度は約２０〜３０％改善され
る。
さらに、上記ゲート抵抗Ｒ６は容易にホトサイリスタ本
体と１チツプ化できる。第９図に１例を示す。９は基板
１の中にＰ型不純物ポロンを拡散して作成する抵抗であ
り、抵抗の一端はゲート部４と重ねて作成し、−他方は
電極１０により、カソード電極８と接続する。
体と１チツプ化できる。第９図に１例を示す。９は基板
１の中にＰ型不純物ポロンを拡散して作成する抵抗であ
り、抵抗の一端はゲート部４と重ねて作成し、−他方は
電極１０により、カソード電極８と接続する。
で
同一抵抗値を用いて外付抵抗をもつ構造と抵抗内蔵した
構造とを比較すると、抵抗内蔵の方が（ｄＶｄｔ）Ｍ値
は２〜３倍大きくなる。これは’％ｔの過渡現象は分布
関数として考える必要があり、ゲート抵抗をホトサイリ
スタに近づけて設置することの必要を意味する。この効
果により、本発明をさらに改善できる。
構造とを比較すると、抵抗内蔵の方が（ｄＶｄｔ）Ｍ値
は２〜３倍大きくなる。これは’％ｔの過渡現象は分布
関数として考える必要があり、ゲート抵抗をホトサイリ
スタに近づけて設置することの必要を意味する。この効
果により、本発明をさらに改善できる。
ところで、−チップ化した場合発光ダイオードによる光
照射により半導体中に電子正孔が発生し、伝導度変調に
より、ゲート抵抗値が変化する。１例としてＲ６＝ ２
０ ＫΩの場合、発光ダイオードに１０ｍＡ流すと、抵
抗値は２０％低下し、ＩＦＴは大きくなるが、本発明に
よるとゲート抵抗値を大幅に１１＼さくでき、実質上抵
抗変化は無視できる。
照射により半導体中に電子正孔が発生し、伝導度変調に
より、ゲート抵抗値が変化する。１例としてＲ６＝ ２
０ ＫΩの場合、発光ダイオードに１０ｍＡ流すと、抵
抗値は２０％低下し、ＩＦＴは大きくなるが、本発明に
よるとゲート抵抗値を大幅に１１＼さくでき、実質上抵
抗変化は無視できる。
又、抵抗値が小さくできるため、チップ面積も小さくで
きる。
きる。
また第９図において、１１で示すように抵抗部分９をＡ
ｌでカバーすると、光によるゲート抵抗の変化はさらに
小さくなる。
ｌでカバーすると、光によるゲート抵抗の変化はさらに
小さくなる。
以上のように、本発明によれば縦型ホトサイリスタにお
いてｄＶｄｔ値を非常に大きくでき、外付部品の不要な
ホトサイリスタカプラを作ることができる。
いてｄＶｄｔ値を非常に大きくでき、外付部品の不要な
ホトサイリスタカプラを作ることができる。
本発明はホトサイリスタカプラについて説明したが、ホ
トサイリスタそのものの１善である。第６図、第９図に
示した構造に限るものではなく、増幅ゲート型ホトサイ
リスタ、一般のサイリスタにも適用できる。
トサイリスタそのものの１善である。第６図、第９図に
示した構造に限るものではなく、増幅ゲート型ホトサイ
リスタ、一般のサイリスタにも適用できる。
第１図は光結合されたホトサイリスタを示す図、第２図
はホトサイリスタの等価回路図、第３図は従来の改良型
光結合ホトサイリスクを示す図、第４図及び第５図は従
来の他の改良型ホトサイリスクの等価回路図、第６図は
本発明による縦型ホトサイリスタの断面図、第７図は本
発明によるホトサイリスクの動作を説明するための（ｄ
ｖ／ｄｉ）−Ｉ。 の関係を示す特性図、第８図は本発明によるホトサイリ
スクの動作を説明するだめの等価回路図、第９図は本発
明による他の実施例の断面図である。 ＧＬ二全発光ダイオード ＰＴ：ホトサイリフタＲ６：
ゲート抵抗 代理人 弁理士 福 士 愛 彦 第１図 Ａ に 第２図 に 第３図 第７図 ＩＴＴ （ｍＡ） に 第８図 第９図
はホトサイリスタの等価回路図、第３図は従来の改良型
光結合ホトサイリスクを示す図、第４図及び第５図は従
来の他の改良型ホトサイリスクの等価回路図、第６図は
本発明による縦型ホトサイリスタの断面図、第７図は本
発明によるホトサイリスクの動作を説明するための（ｄ
ｖ／ｄｉ）−Ｉ。 の関係を示す特性図、第８図は本発明によるホトサイリ
スクの動作を説明するだめの等価回路図、第９図は本発
明による他の実施例の断面図である。 ＧＬ二全発光ダイオード ＰＴ：ホトサイリフタＲ６：
ゲート抵抗 代理人 弁理士 福 士 愛 彦 第１図 Ａ に 第２図 に 第３図 第７図 ＩＴＴ （ｍＡ） に 第８図 第９図
Claims (1)
- 【特許請求の範囲】 １、 ＰＮＰＮ積層構造を備えてなる縦型ホトサイリ
スタにおいて、ホトサイリスタに含まれたＰＮＰＩ−ラ
ンリスクのｈＦＥヲ大キくシ、かつゲートに接続された
抵抗を小さくして、臨界オフ電圧上昇率を改善したこと
を特徴とする半導体装置１． ２ 前記ゲートに接続された抵抗はホトサイリスタと同
一チップ内に一体に形成されてなることを特徴とする特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157152A JPS5857747A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157152A JPS5857747A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857747A true JPS5857747A (ja) | 1983-04-06 |
| JPH0337745B2 JPH0337745B2 (ja) | 1991-06-06 |
Family
ID=15643309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157152A Granted JPS5857747A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857747A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860589A (ja) * | 1971-11-29 | 1973-08-24 | ||
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
-
1981
- 1981-09-30 JP JP56157152A patent/JPS5857747A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860589A (ja) * | 1971-11-29 | 1973-08-24 | ||
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337745B2 (ja) | 1991-06-06 |
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