JPS5858031B2 - デイジタル論理回路 - Google Patents

Description

【発明の詳細な説明】 （１）発明の利用分野 本発明は、ディジタル論理回路に関し、さらに詳しくは
二つのパルス入力のパルス数差、あるいは周波数差に等
しいパルス数、あるいは周波数を有するパルスを即時に
出力するディジタル論理回路に関するものである。

（２）従来技術 二つのパルスのパルス数を一定時間計数し、それらの差
を求めることは、Ａ／Ｄ変換等で必要となる手段である
。

一般的にはカウンタを二個用い二つのパルスを独立に計
数した後、これらの結果をディジタル減算する手段が用
いられる。

この手段はカウンタを二個必要とすること、計数結果を
待ってから減算しなければならないことなど、回路規模
や処理速度上でしばしば不利となる手段である。

（３）発明の目的 本発明の目的は上記の問題を解決し、二つのパルスのパ
ルス数差を求める際、二つのパルスのパルス数差、ある
いは周波数差に等しいパルス数あるいは周波数を有する
パルスを即時に出力するディジタル論理回路を提供し、
比較的小さな回路規模で高速なパルス数差の計数ができ
るようにすることにある。

（４）発明の総括説明 上記の目的を達成するため、本発明では二つのパルス入
力のうち周波数の高いパルスで、他方の低周波パルスを
サンプリングし、そのパルスの有無を検出する。

低周波パルスが−パルス検出された場合は直ちに高周波
パルスの一パルスを消去する回路方式をとる。

この方式を実現したディジタル論理回路により、小さな
回路規模で処理速度の速いパルス数差の計数が可能とな
った。

（５）実施例 以下、本発明を実施例を参照して詳細に説明する。

第１図は本発明のディジタル論理回路１のブロック図と
入出力パルスのタイムチャートの一例を示す図である。

ここで二つの入力をφ、ψ、出力をωとし、各周波数を
ｆφ、ｆψ、ｆωとすると、 が成り立つ。

ただし ｆφ〉ｆψ と仮定する。あるいは一定時間の
パルス数ｐφ、ｐψ、ｐωに対し が成り立つ。

φ、ψ、ωの周波数は各時刻において少くとも（１）の
大小関係が保たれれば、時間的に変動してもかまわない
。

第２図は本発明のディジタル論理回路の回路方式を示す
ブロック図である。

回路２では入力φで入力ψのパルスをサンプリングし、
ψパルスの有無を検出する。

（１）の関係よりφの一サイクル中にψは多くても−パ
ルス有すか否かであり、回路２で−パルスを検出した場
合は回路３で直ちにφのパルスを−パルス分消去してや
れは、所期の出力パルスωを得ることができる。

第３図ａは第１図に示した本発明の回路１を具体的な論
理素子で構成した実施例を示す図である。

回路４，５はＤタイプのエツジトリガードフリップ路４
によりψの値をサンプルホールドし、φの立ち下かりエ
ツジで回路５によりψの値をサンプルホールドする。

このパルスがそれぞれ第３図すのタイムチャートに示す
ψ１，ψ２である。

ψ１，ψ２の論理レベルによりψの立ち上がりパルスの
有無が検出でき、φの低レベル期間（前半サイクル）に
検出した場合はパルスＣ１で、φの高レベル期間（後半
サイクル）に検出した場合はパルスＣ２で、それぞれφ
の次サイクルのパルスを消去する。

これにより所期の出力パルスωを得ることができる。

すなわち、φの前半サイクル（たとえは２０）にψのパ
ルス（たとえば２２）が到来したとき（ψの立上がりエ
ツジをパルスの到来とする）、前半サイクル２０の初め
にψ２は低レベルになり、φの後半サイクル２１でも低
レベルを保持し、一方ψ１は後半サイクル２１の初めに
高レベルとなる。

したかつて、パルスφ，ψ１およびψ２の反転信号ψ２
を入力されるナントゲート８は、後半サイクル２１にお
いて低レベルパルスを出力し、このパルスはフリップフ
ロップ１２に直接入力されるとともに、パルスφが入力
されるナントゲート１０を介してフリップフロップ１２
に入力される。

すなわちφの前半サイクルにおけるψパルスの有無は、
ψの後半サイクルにおけるゲート８の出力が低レベルな
らパルス有り、高レベルならパルス無しというようにゲ
ート８の出力レベルにより判定できる。

このことはφの後半サイクル２１においてフリップ・フ
ロップ１２に同時に記憶されており、フリップ・フロッ
プ１２の出力はパルスψの反転パルスφが入力されるナ
ントゲート１４。

１５とフリップ・フロップ１６を介して次の１サイクル
でＣ１を低レベル２３とする。

Ｃ１が低レベルになることはパルスψが、φの前半サイ
クル２０に到来したことを検出するものであり、Ｃ１を
アントゲ゛−ト１７に入力することによりφのパルス２
４を消去することが可能になる。

すなわちφの高レベルパルスがＣ１によって消去され、
これが出力ωとなる。

一方φのある後半サイクルたとえば２４にパルスψが２
６に示すように到来したとき、φの次の前半サイクル２
５でψ１は低いレベル、ψ２は高レベルにあるので、パ
ルスφ、パルスψ１の反転パルスψ１、パルスψ２が入
力されるナントゲート９はこの前半サイクル２５の間数
レベルを出力する。

この低レベルは、直接に、あるいはパルスφか人力され
るナントゲート１１を介してフリップ・フロップ１３に
送られ、φの次の１サイクルにおいてこのフリップ・フ
ロップの出力Ｃ２は低レベル２７となる。

したがってＣ２をゲート１７に入力することにより次の
前半サイクル２８のφパルスを消去することができる。

以上によりψのパルスがφの前半サイクルに到来したと
きはＣ１で、φの後半サイクルに到来したときはＣ２で
、それぞれφパルスを消去し、所期の出力パルスωを得
ることができる。

結局、本実施例によれは、パルスφの立上がり、立下が
りごとにパルスφの有無をサンプリングし、（１）ある
サイクルのパルスφの立上がり時にパルスψがなく、そ
の後のパルスφの立下がり時に、パルスψがあるときに
は、次のサイクルのパルスφを消去し、（１１）前のサ
イクルのパルスφの立下がり時ニパルスかなく、現在の
サイクルのパルスφの立上がり時にパルスψかあれは、
次のサイクルのパルスφを消去するようになっている。

このような方法により、二つのパルスの周波数の差の周
波数のパルスを得ることができる。

ただし、本実施例を適用するためには、パルスφ（７１
）高レベル、低レベルの期間よりそれぞれパルスψの高
レベル、低レベルの期間か等しいか大きいことを必要と
するが、このことは、二つのパルスのデユーティが等し
いときにはつねに満されるため、実用上問題はあまりな
い。

第４図は第１図に示した本発明の回路１の他の実施例に
おける具体的な論理回路ａとそのタイムチャートｂを示
す図である。

すなわち、この実施例では、分周回路６はパルスψの立
上がりごとにレベルが変化する上分周出力史を形成する
。

この２ ２ 出力色は、パルスφか入力されるエツジ） ＩＪがりイ
ブのフリップフロップ７により、パルスφの立下かりご
とにサンプルホールドしてパルスａとその反転パルスａ
を得る。

パルスａは、それぞれφ。φでサンプリングする同じ型
のフリップフロップ８．９によりφの１サイクル分だけ
パルスａを遅延したパルスａを形成する。

パルスａは、φの立下がりごと（、パ／Ｌ／、；’Ｊ’
をサンプリングする。

で、パルスａか低レベルから高レベルに変化したことは
、パルスψが到来したことをいみし、また、パルスａが
高レベルから低レベルに変化したときも同様である。

一方、パルスａのレベルか変化シナい間は、パルスψの
到来かないことをいみする。

したがって、パルスａが低レベルから高レベルになった
φのあるサイクルと、パルスａか高レベルから低レベル
になったあるサイクルにおいてのみパルスφを消去すれ
ば目的とするパルスωか得られる。

このため、本実施例では、パルスａとｂを排他的論理和
ゲート１０に入力し、パルスＣを形威し、パルスＣでパ
ルスφをゲート１１によりゲートして目的のパルスωを
得ている。

このように、本実施例では、上分周パルス公を２ 利用しているので、パルスφ、ψのデユーティに関係な
く、つねに、２つのパルスの周波数差のパルスを得るこ
とができるという利点がある。

第３図、第４図の回路ともψの検出からφが消去される
時間遅れは、長くてもφの一すイクル分であり、φとψ
の周波数差をもつωか即時に出力されるとみなしてよい
。

（６）まとめ 以上説明したごとく本発明によれば、二つの入力パルス
の周波数差に相当する周波数、あるいはパルス数差に相
当するパルス数を有するパルスを即時に出力するディジ
タル論理回路を得ることかでき、二つのパルスの一定時
間のパルス数差を計数する場合、本発明の回路とカウン
ター個で直ちに計数結果が得られるなどその効果は著し
く犬である。

【図面の簡単な説明】

第１図ａおよびｂは本発明のディジタル論理回路のブロ
ック図および入出力パルスのタイムチャートを示す図、
第２図は本発明の回路の回路方式を示すブロック図、第
３図ａおよびｂは本発明の回路の具体的な構成および各
部の波形のタイムチャートｂを示す図、第４図ａおよび
ｂは本発明の回路の他の具体的な構成およびそのタイム
チャートｂを示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 第１のパルスに同期して第２のパルスのレベルをサ
   ンプリングする手段と、該サンプリング手段による先の
   サンプリング出力と現在のサンプリング出力とから、こ
   れら二つのサンプリング時点の間に該第２のパルスが到
   来したか否かを検出する手段と、該検出手段の出力に応
   答して該第１のパルスをゲートする手段を有し、該ゲー
   ト手段から該第１、第２のパルスの周波数差の周波数の
   パルスを出力するようにしたディジタル論理回路。 ２ 該サンプリング手段は第１のパルスの立上がり、お
   よび立下がりごとにそれぞれ第２のパルスのレベルをサ
   ンプルホールドする第１１第２の手段とからなり、該検
   出手段は該第１のパルスの立上がり時に、該第１、第２
   の手段の出力により、当該立上がり前の立下がり時に該
   第２のパルスがなく、当該立上がり時に該第２のパルス
   があるか否かを検出する第３の手段および該第１のパル
   スの立下がり時に、該第１、第２の手段の出力により、
   当該立下がりの前の立上がり時に該第２のパルスがなく
   、当該立下がり時に該第２のパルスがあるか否かを検出
   する第４の手段からなり、該ゲート手段は該第３、第４
   の手段の出力の各々に応答して、該第１のパルスを一つ
   づつゲートする手段からなる第１項のディジタル論理回
   路。 ３ 第１のパルスを上分周する回路と、該分周口路の出
   力レベルを第２のパルスに同期してサンプリングする手
   段と、該第２のパルスの先のサンプリング結果と現在の
   サンプリング結果とに基づき、これら二つのサンプリン
   グ時点間に該第１のパルスが到来したか否かを検出する
   手段と、該検出手段の出力により、該第２のパルスをゲ
   ートする手段とを有し、該ゲート手段より該第２のパル
   スと第１のパルスの周波数差に相当する周波数のパルス
   を出力するようにしたディジタル論理回路。 ４ 該サンプリング手段は、第２のパルスに同期して該
   第１のパルスをサンプルホールドする手段であり、該検
   出手段は該サンプルホールド手段の出力を該第２のパル
   スの１サイクル分だけ遅延する手段と、該遅延手段の出
   力と該サンプルホールド手段の出力の不一致を検出する
   手段とからなる第３項のディジクル論理回路。