JPS5860358A - 中央演算処理装置の誤動作防止回路 - Google Patents
中央演算処理装置の誤動作防止回路Info
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- JPS5860358A JPS5860358A JP56158918A JP15891881A JPS5860358A JP S5860358 A JPS5860358 A JP S5860358A JP 56158918 A JP56158918 A JP 56158918A JP 15891881 A JP15891881 A JP 15891881A JP S5860358 A JPS5860358 A JP S5860358A
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- JP
- Japan
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- voltage
- cpu
- cmp
- processing unit
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は中央演算処理装置（以下ＣＰＵと称す）の誤動
作防止回路に関し、特にＣＰＵＫ供給すゐ電源電圧の低
下にともなう誤動作を防止するようにしたものである。
作防止回路に関し、特にＣＰＵＫ供給すゐ電源電圧の低
下にともなう誤動作を防止するようにしたものである。
一般に、ＣＰＵは効率のＡＩＡ運用を行うために、−日
中連続して運転を行って−る。
中連続して運転を行って−る。
定Ｏ電揮′電圧をＣＰＵに供給でき為電源を備えてこの
連続連転を行って−る。
連続連転を行って−る。
しかしながら、非常電源の容量によって嫁、停電時間が
長くな、るとＣＰＨに供給する電源電圧が低下する。と
の場合、電源電圧が５ボルトの場合、“４．５ボルト以
下になると、ｃｒｔ！、は誤動作をおこ會とｉう欠点を
有してｉた。
長くな、るとＣＰＨに供給する電源電圧が低下する。と
の場合、電源電圧が５ボルトの場合、“４．５ボルト以
下になると、ｃｒｔ！、は誤動作をおこ會とｉう欠点を
有してｉた。
したがって本発明の目的は、ＣＩ’Ｕに供給される電源
電圧が低下した場合、誤動作を防止するようにした中央
演算処理装置の誤動作防止回路を提供すゐことにあゐ。
電圧が低下した場合、誤動作を防止するようにした中央
演算処理装置の誤動作防止回路を提供すゐことにあゐ。
このような目的を達成するために、本発明性電源電圧が
所定値以下になつ良場合、ＣＰＵをリセットするように
したものである。以下本発明を、実施例を示す図画を用
ｉで詳細に説明する。
所定値以下になつ良場合、ＣＰＵをリセットするように
したものである。以下本発明を、実施例を示す図画を用
ｉで詳細に説明する。
第１図紘本発明の一実施例を示す回路図である。
同一にｓＰｖ％て、１は中央演算装置であって、例えば
イノチル社＄１８０４８または８０４９等が使用さ些、
電源端子ＶＫは電源電圧５ボルトが供給されている。！
ｓＩ−よび１はオープンコレクタタイプのアナ曹グ；ン
パレーター（攻下コンバレーメと称す）であって、コン
パレータ２の非反転入力端鉱電源電圧５ボルトが供給さ
れ、反転入力端には電源電圧の５ボルトよシ若干低く、
ｃｐｕｏ誤動作が発生し始める電圧である約４．５ボル
トよシも高い４．８ボルトが供給されている。そして、
コンパレータ３の非反転入力端はコンパレータ２の出力
端に接続され、反転入力端は電源電圧の復旧を確認する
電圧である２、５ボルトが供給されておル、その出力端
はＣＰＵＩのリセット信号入力端ＲＫ＊続されている。
イノチル社＄１８０４８または８０４９等が使用さ些、
電源端子ＶＫは電源電圧５ボルトが供給されている。！
ｓＩ−よび１はオープンコレクタタイプのアナ曹グ；ン
パレーター（攻下コンバレーメと称す）であって、コン
パレータ２の非反転入力端鉱電源電圧５ボルトが供給さ
れ、反転入力端には電源電圧の５ボルトよシ若干低く、
ｃｐｕｏ誤動作が発生し始める電圧である約４．５ボル
トよシも高い４．８ボルトが供給されている。そして、
コンパレータ３の非反転入力端はコンパレータ２の出力
端に接続され、反転入力端は電源電圧の復旧を確認する
電圧である２、５ボルトが供給されておル、その出力端
はＣＰＵＩのリセット信号入力端ＲＫ＊続されている。
また、コンパレータ２の出力端と電源の５ボルトライン
との間は負荷抵抗４が接続され、コンパレータ３の出力
端と非反転入力端との間には抵抗５とコンデンサ６とを
並列接続し丸ものに、コンパレータ３の出力側にカソー
ドを接続し九ダイオードＴが直列に接続されている。な
お、ＣＰＵＩのリセット入力端Ｒはプルアップ抵抗１ａ
が内蔵されている。そして、コンパレータ２からダイオ
ード７１では電圧検出回路を構成している。
との間は負荷抵抗４が接続され、コンパレータ３の出力
端と非反転入力端との間には抵抗５とコンデンサ６とを
並列接続し丸ものに、コンパレータ３の出力側にカソー
ドを接続し九ダイオードＴが直列に接続されている。な
お、ＣＰＵＩのリセット入力端Ｒはプルアップ抵抗１ａ
が内蔵されている。そして、コンパレータ２からダイオ
ード７１では電圧検出回路を構成している。
このように構成された本発明に係る回路の動作を第２図
の動作波形図を使用して説明すゐ。第２図Ｋ＞ｈて、（
至）は電源電圧の５ボルト、（ロ）はコンパレータ２の
出力端の電圧、（ハ）はコンパレータ３の出力端の電圧
を表わす波形図である。
の動作波形図を使用して説明すゐ。第２図Ｋ＞ｈて、（
至）は電源電圧の５ボルト、（ロ）はコンパレータ２の
出力端の電圧、（ハ）はコンパレータ３の出力端の電圧
を表わす波形図である。
の
時点ｉｓにおいて＆）Ｋ示すように電源電ｉポルトが供
給される。な訃第２図には示していないが、コンパレー
タ２と３の反転入力端に供給される４、８ポル）Ｔｈよ
び２．．５ボルトも、電源電圧の５ボルトと同時に時点
ｔｘで供給される。この結果、コンパレータ２は非反転
入力端の電圧が反転入力端の電圧よりも高くなるので、
本来なら出力端の電圧は←）に点線で示すように１１ル
ベルとなシ、出力インビーｆ７ス拡高インピーダンスと
なる。
給される。な訃第２図には示していないが、コンパレー
タ２と３の反転入力端に供給される４、８ポル）Ｔｈよ
び２．．５ボルトも、電源電圧の５ボルトと同時に時点
ｔｘで供給される。この結果、コンパレータ２は非反転
入力端の電圧が反転入力端の電圧よりも高くなるので、
本来なら出力端の電圧は←）に点線で示すように１１ル
ベルとなシ、出力インビーｆ７ス拡高インピーダンスと
なる。
しかし、コンパレータ３の出力端は１０ルベルであるた
めに、抵抗４を介してコンデンサ６が充電され、コンパ
レータ２の出力端の電圧は抵抗４とコンデンサ６の充電
時定数で決まる特性にょ少■の実線で示すようにゆるや
かに上昇する。
めに、抵抗４を介してコンデンサ６が充電され、コンパ
レータ２の出力端の電圧は抵抗４とコンデンサ６の充電
時定数で決まる特性にょ少■の実線で示すようにゆるや
かに上昇する。
時点ｔｌから時間が経過し、時点１．を過ぎると−に示
すように、コンパレータ２の出力電圧は２．５ボルトよ
ル高くなる。この結果、コンパレータ３の非反転入力端
に供給される電圧は反転入力端の電圧よシも高くなるの
で、フンパレータ３の出力端は（ハ）に示すように１１
ルベルになる。したがって、ＣＰＵＩのリセット信号入
力端Ｒは、電源投入時点ｔ１から時点ｔ２までの期間１
０ルベルに１九れ、イニシアルリセット動作が行われる
。
すように、コンパレータ２の出力電圧は２．５ボルトよ
ル高くなる。この結果、コンパレータ３の非反転入力端
に供給される電圧は反転入力端の電圧よシも高くなるの
で、フンパレータ３の出力端は（ハ）に示すように１１
ルベルになる。したがって、ＣＰＵＩのリセット信号入
力端Ｒは、電源投入時点ｔ１から時点ｔ２までの期間１
０ルベルに１九れ、イニシアルリセット動作が行われる
。
次に、停電が発生し、それが長期間にわたると非常電源
の容量には限界があるために、０）に示すように時点ｔ
３から電源電圧が低下を開始する。
の容量には限界があるために、０）に示すように時点ｔ
３から電源電圧が低下を開始する。
時間が経過し、時点ｔ４を過ぎると電源電圧は４．８ボ
ルトよシも低くなるので、コンパレータ２の非反転入力
端の電圧は反転入力端の電圧よシも低くなる。この結果
、コンパレータ２の出力電圧は幹）に示すように％□Ｉ
レベルに転するので、コンパレータ３の出力電圧も（ハ
）に示すように１０ルベルに転する。したがってＣＰＵ
Ｉは、電源電圧が誤動作を開始する電圧４，５ボルトに
達する以前にリセット動作が行われ、以後、リセット信
号が供給されている期間、即ち電源電圧の低下している
期間動作を停止する。
ルトよシも低くなるので、コンパレータ２の非反転入力
端の電圧は反転入力端の電圧よシも低くなる。この結果
、コンパレータ２の出力電圧は幹）に示すように％□Ｉ
レベルに転するので、コンパレータ３の出力電圧も（ハ
）に示すように１０ルベルに転する。したがってＣＰＵ
Ｉは、電源電圧が誤動作を開始する電圧４，５ボルトに
達する以前にリセット動作が行われ、以後、リセット信
号が供給されている期間、即ち電源電圧の低下している
期間動作を停止する。
時点ｔｓにおいて停電が復旧する等の原因によって、（
イ）に示すように電源電圧が正常電圧に復旧すると、コ
ンパレータ２の出力電圧は電源投入時と同一〇動作を行
うので（ロ）に示すように、電源投入時と同一にゆるや
かに上昇する。そして、コンパレータ３の非反転入力端
の電圧が２５ボルトを越えた時点ｔ−で、コンパレータ
３の出力電圧が１ レベルに転するので、ＣＰＵＩはリ
セット状態から僻放されて、正常の動作を開始する。
イ）に示すように電源電圧が正常電圧に復旧すると、コ
ンパレータ２の出力電圧は電源投入時と同一〇動作を行
うので（ロ）に示すように、電源投入時と同一にゆるや
かに上昇する。そして、コンパレータ３の非反転入力端
の電圧が２５ボルトを越えた時点ｔ−で、コンパレータ
３の出力電圧が１ レベルに転するので、ＣＰＵＩはリ
セット状態から僻放されて、正常の動作を開始する。
なおＣＰＵＩＦｉ正常な電源電圧が供給されてからも５
０■以上−続して供給しなければならない特性があるた
め、抵抗４とコンデｙ−？６による時定数ａ ５０ ｖ
ａ、ｍ以上に選定して−る。まえ、抵抗５は電源電圧低
下時にコンデンサ６の電荷を放電する九め０％Ｃ）であ
〕、ダイオードＴは電源電圧低下時、ゴｙＡレータ２０
出力電圧が０ レベルになりえ時、コンパレータ３から
コーンデンサ６に電流が流れ表いようにするためのもの
である。
０■以上−続して供給しなければならない特性があるた
め、抵抗４とコンデｙ−？６による時定数ａ ５０ ｖ
ａ、ｍ以上に選定して−る。まえ、抵抗５は電源電圧低
下時にコンデンサ６の電荷を放電する九め０％Ｃ）であ
〕、ダイオードＴは電源電圧低下時、ゴｙＡレータ２０
出力電圧が０ レベルになりえ時、コンパレータ３から
コーンデンサ６に電流が流れ表いようにするためのもの
である。
以上説−したように、本発明に係る中央演算装置の誤動
作針止回路は電源電圧が所定値以下になつている期間、
ＣＰＵをす竜ツトするものであるから、電源電圧低下時
にｃｐυが誤動作を発生することがないばかりでなく、
同一の回路でイニシャルリセット動作も行うことができ
うる優れ九効果を有する。
作針止回路は電源電圧が所定値以下になつている期間、
ＣＰＵをす竜ツトするものであるから、電源電圧低下時
にｃｐυが誤動作を発生することがないばかりでなく、
同一の回路でイニシャルリセット動作も行うことができ
うる優れ九効果を有する。
第１図は本発明の一実施例を示す回路図であシ、第２図
は第１図における動作波形図である。 １＠−・・中央演算処理装置（ＣＰＵ）、２，３・・・
・コンパレータ、４．Ｓ・・・・ｍａ、ｓ・・嗜・コン
デンサ。 特許出願人 山武ハネウェル株式会社代理人 山川政
樹（ｂ１名） 図面の浄書（内容に変更なし） 第１図 ｖ 第２図 −お２つ 手続補正書（先刻） 昭和 年 月 日 特許庁長官殿 ５７，３，１６１
、事件の表示 昭和５６年特 許願第１ヲＢ９１２号２、発明の名称 中央１ｒＮｒ玉り寥ｌ断ｆ）捺曹作イ木り回路３、補正
をする者 事件との関係 特 許出願人名称（氏名）
（−Ｇ６６）山武ハネウェル株式会社（≧）図面の浄書
（内容に変更なし）
は第１図における動作波形図である。 １＠−・・中央演算処理装置（ＣＰＵ）、２，３・・・
・コンパレータ、４．Ｓ・・・・ｍａ、ｓ・・嗜・コン
デンサ。 特許出願人 山武ハネウェル株式会社代理人 山川政
樹（ｂ１名） 図面の浄書（内容に変更なし） 第１図 ｖ 第２図 −お２つ 手続補正書（先刻） 昭和 年 月 日 特許庁長官殿 ５７，３，１６１
、事件の表示 昭和５６年特 許願第１ヲＢ９１２号２、発明の名称 中央１ｒＮｒ玉り寥ｌ断ｆ）捺曹作イ木り回路３、補正
をする者 事件との関係 特 許出願人名称（氏名）
（−Ｇ６６）山武ハネウェル株式会社（≧）図面の浄書
（内容に変更なし）
Claims (1)
- 中央演算処理装置と、その中央演算処理装置に供給する
電圧が所定電圧以下になつ九時に出力信号を発生し、そ
の出力信号を前記中央演算処理装置のリセット信号入力
端に供給する電圧検出回路とで構成されたことを特徴と
する中央演算処理装置の誤動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158918A JPS5860358A (ja) | 1981-10-05 | 1981-10-05 | 中央演算処理装置の誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158918A JPS5860358A (ja) | 1981-10-05 | 1981-10-05 | 中央演算処理装置の誤動作防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860358A true JPS5860358A (ja) | 1983-04-09 |
Family
ID=15682181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56158918A Pending JPS5860358A (ja) | 1981-10-05 | 1981-10-05 | 中央演算処理装置の誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221718A (ja) * | 1986-03-20 | 1987-09-29 | Fujitsu Ltd | リセツト回路 |
| JPH05265879A (ja) * | 1992-03-24 | 1993-10-15 | Sharp Corp | 携帯型電子機器のメモリ保護装置 |
-
1981
- 1981-10-05 JP JP56158918A patent/JPS5860358A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221718A (ja) * | 1986-03-20 | 1987-09-29 | Fujitsu Ltd | リセツト回路 |
| JPH05265879A (ja) * | 1992-03-24 | 1993-10-15 | Sharp Corp | 携帯型電子機器のメモリ保護装置 |
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