JPH0528823Y2 - - Google Patents
Info
- Publication number
- JPH0528823Y2 JPH0528823Y2 JP1985169322U JP16932285U JPH0528823Y2 JP H0528823 Y2 JPH0528823 Y2 JP H0528823Y2 JP 1985169322 U JP1985169322 U JP 1985169322U JP 16932285 U JP16932285 U JP 16932285U JP H0528823 Y2 JPH0528823 Y2 JP H0528823Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- input
- comparator
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は電子機器等における制御部のリセツト
回路に関するものである。
回路に関するものである。
(ロ) 従来の技術
従来、電子機器等における制御部のリセツト回
路として、例えばFISHER社のビデオモデルであ
るFVH−816の「SCHEMATICDIAGRAM＆
PRINTED CIRCUIT BOARD LAYOUTS」
の「TIMER／PRESET CIRCUIT
DIAGRAM」に示す様な回路が提示されており、
その一般的な回路を第３図に示す。尚、第４図は
第３図の要部波形図を示すタイミングチヤートで
あつて、(イ)は電源電圧、(ロ)はバツクアツプ素子の
充放電による電圧、(ハ)はリセツト信号を示してい
る。
路として、例えばFISHER社のビデオモデルであ
るFVH−816の「SCHEMATICDIAGRAM＆
PRINTED CIRCUIT BOARD LAYOUTS」
の「TIMER／PRESET CIRCUIT
DIAGRAM」に示す様な回路が提示されており、
その一般的な回路を第３図に示す。尚、第４図は
第３図の要部波形図を示すタイミングチヤートで
あつて、(イ)は電源電圧、(ロ)はバツクアツプ素子の
充放電による電圧、(ハ)はリセツト信号を示してい
る。
第３図について図番及び構成を説明すると、１
は電源電圧が入力される電源端子、２は動作端子
２ａ及びリセツト端子２ｂを有する制御部、３は
前記電源端子１及び動作端子２ａ間に接続された
電源ライン、４は前記電源ライン３及びアース間
に接続されたバツクアツプ素子としてのコンデン
サ、５は前記電源ライン３及びリセツト端子２ｂ
間に接続された電圧検出器としての電圧型のコン
パレータ、６は前記コンパレータ５の入力端及び
アース間に接続されたノイズ防止用のコンデン
サ、７は前記コンパレータ５の出力端及びアース
間に接続されたノイズ防止用のコンデンサ、８は
前記電源ライン３に介挿され、前記コンデンサ４
の逆流を防止するダイオードである。
は電源電圧が入力される電源端子、２は動作端子
２ａ及びリセツト端子２ｂを有する制御部、３は
前記電源端子１及び動作端子２ａ間に接続された
電源ライン、４は前記電源ライン３及びアース間
に接続されたバツクアツプ素子としてのコンデン
サ、５は前記電源ライン３及びリセツト端子２ｂ
間に接続された電圧検出器としての電圧型のコン
パレータ、６は前記コンパレータ５の入力端及び
アース間に接続されたノイズ防止用のコンデン
サ、７は前記コンパレータ５の出力端及びアース
間に接続されたノイズ防止用のコンデンサ、８は
前記電源ライン３に介挿され、前記コンデンサ４
の逆流を防止するダイオードである。
以下、第３図の動作について説明する。まず第
４図に示す時間ａから電源端子１に電源電圧が入
力されると、電源電圧はダイオード８を介して制
御部２の動作端子２ａに入力されると共にコンデ
ンサ４に充電され、かつコンパレータ５に入力さ
れる。ここでコンパレータ５の入力電圧は、コン
デンサ４の充電電圧、即ちバツクアツプ電圧と等
しいことになり、第４図ロの一点鎖線Ｘに示すコ
ンパレータ５の動作電圧までバツクアツプ電圧が
上昇したごコンパレータ５は動作することにな
る。よつて電源電圧及びバツクアツプ電圧は、
各々第４図イ，ロに示す要に時間ａからｃまで同
様に立上るが、前述より第４図ハに示す様にコン
パレータ５の動作電圧を与える時間ｂまでコンパ
レータ５の出力即ちリセツト信号はローレベルで
あり、この時間ａからｂまでのローレベルによつ
て制御部２はリセツトされる。その後時間ｂから
ｃまでリセツト信号は第４図イ，ロと同様に立上
つてハイレベルとなり、これより制御部２はリセ
ツト解除される。
４図に示す時間ａから電源端子１に電源電圧が入
力されると、電源電圧はダイオード８を介して制
御部２の動作端子２ａに入力されると共にコンデ
ンサ４に充電され、かつコンパレータ５に入力さ
れる。ここでコンパレータ５の入力電圧は、コン
デンサ４の充電電圧、即ちバツクアツプ電圧と等
しいことになり、第４図ロの一点鎖線Ｘに示すコ
ンパレータ５の動作電圧までバツクアツプ電圧が
上昇したごコンパレータ５は動作することにな
る。よつて電源電圧及びバツクアツプ電圧は、
各々第４図イ，ロに示す要に時間ａからｃまで同
様に立上るが、前述より第４図ハに示す様にコン
パレータ５の動作電圧を与える時間ｂまでコンパ
レータ５の出力即ちリセツト信号はローレベルで
あり、この時間ａからｂまでのローレベルによつ
て制御部２はリセツトされる。その後時間ｂから
ｃまでリセツト信号は第４図イ，ロと同様に立上
つてハイレベルとなり、これより制御部２はリセ
ツト解除される。
次に時間ｃ〜ｄまでの定常状態の後、瞬断また
は停電等により電源端子１に入力される。電源電
圧が立下ると、コンデンサ４に充電された電荷が
放電され、制御部２の動作端子２ａに入力されて
時間ｄから制御部２をバツクアツプすると共にコ
ンパレータ５に入力される。このバツクアツプ電
圧は第４図ロに示す様に制御部２にて消費されて
徐々に減少することになり、リセツト信号も第４
図ハに示す様にバツクアツプ電圧と同様に徐々に
減少する。その後バツクアツプ電圧がコンパレー
タ５の動作電圧の限界を与える時間ｅまで減少す
ると、コンパレータ５は不動作状態となされ、こ
れにより第４図ヘに示す様にリセツト端子２ｂに
入力されるリセツト信号は時間ｅにてローレベル
となり、制御部２はリセツトされる。
は停電等により電源端子１に入力される。電源電
圧が立下ると、コンデンサ４に充電された電荷が
放電され、制御部２の動作端子２ａに入力されて
時間ｄから制御部２をバツクアツプすると共にコ
ンパレータ５に入力される。このバツクアツプ電
圧は第４図ロに示す様に制御部２にて消費されて
徐々に減少することになり、リセツト信号も第４
図ハに示す様にバツクアツプ電圧と同様に徐々に
減少する。その後バツクアツプ電圧がコンパレー
タ５の動作電圧の限界を与える時間ｅまで減少す
ると、コンパレータ５は不動作状態となされ、こ
れにより第４図ヘに示す様にリセツト端子２ｂに
入力されるリセツト信号は時間ｅにてローレベル
となり、制御部２はリセツトされる。
(ハ) 考案が解決しようとする問題点
しかしながら前述の場合、バツクアツプ電圧の
立上り時の途中でコンパレータ５が動作状態とな
されて制御部２がリセツト解除されることから、
制御部２の動作が不安定となされ、更にバツクア
ツプ電圧は制御部２の規定電圧以下になつても
徐々に減少することから、制御部２の不安定な動
作が持続され、制御部２に支障を来す問題点があ
つた。
立上り時の途中でコンパレータ５が動作状態とな
されて制御部２がリセツト解除されることから、
制御部２の動作が不安定となされ、更にバツクア
ツプ電圧は制御部２の規定電圧以下になつても
徐々に減少することから、制御部２の不安定な動
作が持続され、制御部２に支障を来す問題点があ
つた。
(ニ) 問題点を解決するための手段
本考案は前記問題点を解決するためになされた
ものであり、電源ライン及びアース間に接続さ
れ、前記電源ラインと接続された制御部を電源の
オフ時に動作させるバツクアツプ素子と、前記電
源またはバツクアツプ素子による電圧が入力さ
れ、かつその出力端が前記制御部と接続されてリ
セツト信号を出力する電圧検出器と、前記電源ラ
イン及び電圧検出器の入力端間に接続され、前記
電源の立上り時における前記電圧検出器への入力
を遅延させる時定数回路と、前記電圧検出器の入
出力端に接続された帰還抵抗より成り、前記電源
の立下り後、前記電圧検出器の動作電圧未満とな
された前記バツクアツプ素子による電圧を、前記
帰還抵抗及び電圧検出器の出力端を介して放電す
るリセツト回路である。
ものであり、電源ライン及びアース間に接続さ
れ、前記電源ラインと接続された制御部を電源の
オフ時に動作させるバツクアツプ素子と、前記電
源またはバツクアツプ素子による電圧が入力さ
れ、かつその出力端が前記制御部と接続されてリ
セツト信号を出力する電圧検出器と、前記電源ラ
イン及び電圧検出器の入力端間に接続され、前記
電源の立上り時における前記電圧検出器への入力
を遅延させる時定数回路と、前記電圧検出器の入
出力端に接続された帰還抵抗より成り、前記電源
の立下り後、前記電圧検出器の動作電圧未満とな
された前記バツクアツプ素子による電圧を、前記
帰還抵抗及び電圧検出器の出力端を介して放電す
るリセツト回路である。
(ホ) 作 用
本考案のリセツト回路によれば、時定数回路に
よつて電源の立上り時における電圧検出器への電
源入力が遅延され、これより制御部のリセツト解
除が遅延されて制御部の動作は安定し、また電源
の立下り後、バツクアツプ素子による電圧が電圧
検出器に入力されるが、この電圧は電圧検出器の
動作電圧未満になると、帰還抵抗及び電圧検出器
の出力端を介して放電され、これより制御部の規
定電圧以下の不安定な動作は防止される。
よつて電源の立上り時における電圧検出器への電
源入力が遅延され、これより制御部のリセツト解
除が遅延されて制御部の動作は安定し、また電源
の立下り後、バツクアツプ素子による電圧が電圧
検出器に入力されるが、この電圧は電圧検出器の
動作電圧未満になると、帰還抵抗及び電圧検出器
の出力端を介して放電され、これより制御部の規
定電圧以下の不安定な動作は防止される。
(ヘ) 実施例
本考案の詳細を図示の実施例により具体的に説
明する。
明する。
第１図は本考案のリセツト回路の一実施例を示
す回路図、第２図は第１図の要部波形図を示すタ
イミングチヤートであつて、イは電源電圧、ロは
バツクアツプ素子の充放電による電圧、ハはリセ
ツト信号を示している。
す回路図、第２図は第１図の要部波形図を示すタ
イミングチヤートであつて、イは電源電圧、ロは
バツクアツプ素子の充放電による電圧、ハはリセ
ツト信号を示している。
第１図について図番及び構成を説明すると、９
は電源ライン３及びコンパレータ５の入力端間に
接続され、換言すれば前記電源ライン３及びアー
ス間にコンデンサ６と直列接続された抵抗であつ
て、前記抵抗９及びコンデンサ６より時定数回路
が構成され、１０は前記コンパレータ５の入出力
端に接続された帰還抵抗である。尚、第３図と同
一構成素子には同一図番を付してある。
は電源ライン３及びコンパレータ５の入力端間に
接続され、換言すれば前記電源ライン３及びアー
ス間にコンデンサ６と直列接続された抵抗であつ
て、前記抵抗９及びコンデンサ６より時定数回路
が構成され、１０は前記コンパレータ５の入出力
端に接続された帰還抵抗である。尚、第３図と同
一構成素子には同一図番を付してある。
以下、第１図の動作について説明するが、ここ
でコンパレータ５の動作電圧について考えてみ
る。抵抗９及び帰還抵抗１０の抵抗値を各々R1，
R2コンデンサ４の充放電による電圧をＶとする
と、電源電圧が立上る場合、コンパレータ５の出
力をローレベルとすることによりコンパレータ５
の入力電圧は R2／R1＋R2Ｖ … となり、電源電圧が立下る場合、コンパレータ
５が電圧型であることからその入力電流を零とみ
なすことによりコンパレータの入力電圧は Ｖ … となる。上述の及びよりコンパレータ５を
動作させるためのバツクアツプ電圧は電源電圧の
立下り時より立上り時の方が大きいことになり、
即ちヒステリシスを有することになる。
でコンパレータ５の動作電圧について考えてみ
る。抵抗９及び帰還抵抗１０の抵抗値を各々R1，
R2コンデンサ４の充放電による電圧をＶとする
と、電源電圧が立上る場合、コンパレータ５の出
力をローレベルとすることによりコンパレータ５
の入力電圧は R2／R1＋R2Ｖ … となり、電源電圧が立下る場合、コンパレータ
５が電圧型であることからその入力電流を零とみ
なすことによりコンパレータの入力電圧は Ｖ … となる。上述の及びよりコンパレータ５を
動作させるためのバツクアツプ電圧は電源電圧の
立下り時より立上り時の方が大きいことになり、
即ちヒステリシスを有することになる。
さて第２図に示す時間ｆから電源端子１に電源
電圧が印加されると、電源電圧はダイオード８を
介して制御部２の動作端子２ａに入力されると共
にコンデンサ４に充電され、かつ時定数回路を構
成する抵抗９及びコンデンサ６を介してコンパレ
ータ５に入力される。これより電源電圧及びバツ
クアツプ電圧は第２図イ，ロに示す様に時間ｆか
らｈまで同様に立上るが、コンパレータ５の出
力、即ちリセツト信号は、前述より第２図ハに示
す様にコンパレータ５の動作電圧、詳細に言うな
らば第２図ロの一点鎖線Ｙに示す電源電圧の立上
り時におけるコンパレータの動作電圧を与える時
間ｇを過ぎ、更に抵抗９及びコンデンサ６による
時定数だけ遅延した時間ｉまでローレベルであ
り、この時間ｆからｉまでのローレベルによつて
制御部２はリセツトされる。よつて電源電圧の立
上り時である時間ｆからｈの間で制御部２はリセ
ツト解除されず、制御部２の不安定な動作は防止
される。そして時間ｉを過ぎてリセツト信号は立
上り、これより制御部２はリセツト解除される。
電圧が印加されると、電源電圧はダイオード８を
介して制御部２の動作端子２ａに入力されると共
にコンデンサ４に充電され、かつ時定数回路を構
成する抵抗９及びコンデンサ６を介してコンパレ
ータ５に入力される。これより電源電圧及びバツ
クアツプ電圧は第２図イ，ロに示す様に時間ｆか
らｈまで同様に立上るが、コンパレータ５の出
力、即ちリセツト信号は、前述より第２図ハに示
す様にコンパレータ５の動作電圧、詳細に言うな
らば第２図ロの一点鎖線Ｙに示す電源電圧の立上
り時におけるコンパレータの動作電圧を与える時
間ｇを過ぎ、更に抵抗９及びコンデンサ６による
時定数だけ遅延した時間ｉまでローレベルであ
り、この時間ｆからｉまでのローレベルによつて
制御部２はリセツトされる。よつて電源電圧の立
上り時である時間ｆからｈの間で制御部２はリセ
ツト解除されず、制御部２の不安定な動作は防止
される。そして時間ｉを過ぎてリセツト信号は立
上り、これより制御部２はリセツト解除される。
次に時間ｈからｊまでの定常状態の後、瞬断ま
たは停電等により電源端子１に入力される電源電
圧が立下ると、コンデンサ４に充電された電荷が
放電され、制御部２の動作端子２ａに入力されて
時間ｊから制御部２をバツクアツプすると共に抵
抗９及びコンデンサ６を介してコンパレータ５に
入力される。このバツクアツプ電圧は第２図ロに
示す様に制御部２にて消費されて徐々に減少する
ことになり、リセツト信号も第２図ハに示す様に
バツクアツプ電圧と同様に徐々に減少する。その
後、バツクアツプ電圧が第２図ロの二点鎖線Ｚに
示す電源電圧の立下り時におけるコンパレータ５
の動作電圧の限界を与える時間ｋまで減少する
と、コンパレータ５は不動作状態となされ、これ
より第２図ハに示す様にリセツト端子２ｂに入力
させるリセツト信号は時間ｋにてローレベルとな
り、制御部２はリセツトされる。
たは停電等により電源端子１に入力される電源電
圧が立下ると、コンデンサ４に充電された電荷が
放電され、制御部２の動作端子２ａに入力されて
時間ｊから制御部２をバツクアツプすると共に抵
抗９及びコンデンサ６を介してコンパレータ５に
入力される。このバツクアツプ電圧は第２図ロに
示す様に制御部２にて消費されて徐々に減少する
ことになり、リセツト信号も第２図ハに示す様に
バツクアツプ電圧と同様に徐々に減少する。その
後、バツクアツプ電圧が第２図ロの二点鎖線Ｚに
示す電源電圧の立下り時におけるコンパレータ５
の動作電圧の限界を与える時間ｋまで減少する
と、コンパレータ５は不動作状態となされ、これ
より第２図ハに示す様にリセツト端子２ｂに入力
させるリセツト信号は時間ｋにてローレベルとな
り、制御部２はリセツトされる。
更にコンパレータ５の出力がローレベルとなつ
たことから、コンデンサ４の放電電荷は制御部２
をバツクアツプすることなく抵抗９及び帰還抵抗
１０を介してコンパレータ５の出力端に入力され
て放電され、これより制御部２の規定電圧以下の
不安定な動作が防止される。尚、時間ｋにおける
バツクアツプ電圧は制御部２の規定電圧よりも大
きく設定されているものとする。
たことから、コンデンサ４の放電電荷は制御部２
をバツクアツプすることなく抵抗９及び帰還抵抗
１０を介してコンパレータ５の出力端に入力され
て放電され、これより制御部２の規定電圧以下の
不安定な動作が防止される。尚、時間ｋにおける
バツクアツプ電圧は制御部２の規定電圧よりも大
きく設定されているものとする。
(ト) 考案の効果
本考案のリセツト回路によれば、電源の立上り
後に制御部がリセツト解除されることから、制御
部の安定な動作が可能となり、更に電源の立下り
後、バツクアツプ素子による電圧が電圧検出器の
動作電圧未満になると、この電圧は急速に放電さ
れることから、制御部の規定電圧以下の不安定な
動作を防止することも可能となる等の利点が得ら
れる。
後に制御部がリセツト解除されることから、制御
部の安定な動作が可能となり、更に電源の立下り
後、バツクアツプ素子による電圧が電圧検出器の
動作電圧未満になると、この電圧は急速に放電さ
れることから、制御部の規定電圧以下の不安定な
動作を防止することも可能となる等の利点が得ら
れる。
第１図は本考案のリセツト回路の一実施例を示
す回路図、第２図は第１図の要部波形を示すタイ
ミングチヤート、第３図は従来のリセツト回路を
示す回路図、第４図は第３図の要部波形を示すタ
イミングチヤートである。 主な図番の説明、２……制御部、４，６……コ
ンデンサ、５……コンパレータ、９……抵抗、１
０……帰還抵抗。
す回路図、第２図は第１図の要部波形を示すタイ
ミングチヤート、第３図は従来のリセツト回路を
示す回路図、第４図は第３図の要部波形を示すタ
イミングチヤートである。 主な図番の説明、２……制御部、４，６……コ
ンデンサ、５……コンパレータ、９……抵抗、１
０……帰還抵抗。
Claims (1)
- 電源ライン及びアース間に接続され、前記電源
ラインと接続された制御部を電源のオフ時に動作
させるバツクアツプ素子と、前記電源またはバツ
クアツプ素子による電圧が入力され、かつその出
力端が前記制御部と接続されてリセツト信号を出
力する電圧検出器と、前記電源ライン及び電圧検
出器の入力端間に接続され、前記電源の立上り時
における前記電圧検出器への入力を遅延させる時
定数回路と、前記電圧検出器の入出力端に接続さ
れた帰還抵抗より成り、前記電源の立下り後、前
記電圧検出器の動作電圧未満となされた前記バツ
クアツプ素子による電圧を、前記帰還抵抗及び電
圧検出器の出力端を介して放電することを特徴と
するリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985169322U JPH0528823Y2 (ja) | 1985-11-01 | 1985-11-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985169322U JPH0528823Y2 (ja) | 1985-11-01 | 1985-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6277926U JPS6277926U (ja) | 1987-05-19 |
| JPH0528823Y2 true JPH0528823Y2 (ja) | 1993-07-23 |
Family
ID=31103021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985169322U Expired - Lifetime JPH0528823Y2 (ja) | 1985-11-01 | 1985-11-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528823Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5937687U (ja) * | 1982-08-31 | 1984-03-09 | 沖電気工業株式会社 | リ−ドスイツチを用いた在室不在室表示装置 |
| JPS5979327A (ja) * | 1982-10-28 | 1984-05-08 | Toshiba Corp | パワ−オンリセツト回路 |
-
1985
- 1985-11-01 JP JP1985169322U patent/JPH0528823Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6277926U (ja) | 1987-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06100947B2 (ja) | 電源制御回路 | |
| JPH0528823Y2 (ja) | ||
| JPH01174268A (ja) | 直流電源瞬断検出装置 | |
| KR100473216B1 (ko) | 강하하는전원에서적절한리셋을보장하는리셋시스템 | |
| JPS6264226A (ja) | 電気機器 | |
| JPS5838435Y2 (ja) | リセット信号発生回路 | |
| JPS6430430A (en) | Power source circuit | |
| JPS6016129A (ja) | 電源リセツト回路 | |
| JPS59225418A (ja) | 電源制御回路 | |
| JPH0363764B2 (ja) | ||
| JP3193175B2 (ja) | 電池電圧低下検出回路 | |
| JPS6115638Y2 (ja) | ||
| JPH0229117A (ja) | リセット回路 | |
| JPH05175810A (ja) | リセット装置 | |
| JP2507401Y2 (ja) | 過負荷保護回路のリセツト装置 | |
| JPH0130390B2 (ja) | ||
| JPH0313784Y2 (ja) | ||
| JP2623890B2 (ja) | 鋸歯状波発生回路 | |
| JPS6134634B2 (ja) | ||
| JPS62269414A (ja) | パワ−オン・リセツト回路 | |
| JPS6127246Y2 (ja) | ||
| JPH07105703B2 (ja) | リセツト信号発生回路 | |
| JPH0720759Y2 (ja) | 停電補償誤動作防止機能を有する電源回路 | |
| JPH05283994A (ja) | リセット回路 | |
| JPH07234799A (ja) | ラッチアップ保護回路 |