JPS5862723A - デ−タ転送制御装置 - Google Patents
デ−タ転送制御装置Info
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- JPS5862723A JPS5862723A JP16016281A JP16016281A JPS5862723A JP S5862723 A JPS5862723 A JP S5862723A JP 16016281 A JP16016281 A JP 16016281A JP 16016281 A JP16016281 A JP 16016281A JP S5862723 A JPS5862723 A JP S5862723A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入出力装置と主記憶装置との関に介在し、入
出力装置との間ではバイト単位で、主記憶装置との間で
はワード単位でデータの転送授受を行なうデータ転送側
＃装置（データチャネル装置）Ｋ関するものである。
出力装置との間ではバイト単位で、主記憶装置との間で
はワード単位でデータの転送授受を行なうデータ転送側
＃装置（データチャネル装置）Ｋ関するものである。
データチャネル装置は入出力装置と主記憶装置との関に
介在し、それら装置間でのデータ転送授受を制御すべく
機能するが、それら装置各々で取り扱うデータの単位が
異なる場合には何等かの規約が必要である。即ち、入出
力装置で取り扱うデータがバイト単位である一方、主記
憶装置でのそれがワード単位である場合にはバイト単位
データの主記憶装置への記憶順序方向および主記憶装置
からのワードデータの入出力装−へのバイト単位送出順
序方向は適当に予め定められていなければならないとい
うことである。通常主記憶装置から続出したワードデー
タは、上位バイト位置から下位バイト位１ｔＫ向かりて
バイトデータがｊ滅火入出力装置に送出される一方、ワ
ードデータの記憶においても同様に入出力装置から上位
バイト位置から下位バイト位置に向かってバイトデータ
が順次送られて米てワードデータを構成し記憶されるよ
うになりている。勿論これとは逆に下位バイト位置から
上位バイト位置に向がってバイトデータなｄみ出したり
、記憶せしめるようにすることも可能である。
介在し、それら装置間でのデータ転送授受を制御すべく
機能するが、それら装置各々で取り扱うデータの単位が
異なる場合には何等かの規約が必要である。即ち、入出
力装置で取り扱うデータがバイト単位である一方、主記
憶装置でのそれがワード単位である場合にはバイト単位
データの主記憶装置への記憶順序方向および主記憶装置
からのワードデータの入出力装−へのバイト単位送出順
序方向は適当に予め定められていなければならないとい
うことである。通常主記憶装置から続出したワードデー
タは、上位バイト位置から下位バイト位１ｔＫ向かりて
バイトデータがｊ滅火入出力装置に送出される一方、ワ
ードデータの記憶においても同様に入出力装置から上位
バイト位置から下位バイト位置に向かってバイトデータ
が順次送られて米てワードデータを構成し記憶されるよ
うになりている。勿論これとは逆に下位バイト位置から
上位バイト位置に向がってバイトデータなｄみ出したり
、記憶せしめるようにすることも可能である。
第１図はデータチャネル装置（ＤＣＨ）を含むデータ処
理システムのシステム構成を示したものである。これ忙
よるとデータチャネル装置５は中央制御装置（（：’Ｃ
）２からのスタート入出力命令により制御動作を開始し
、自ら主記憶＊＊ＣＭＭ）ｔにおけるチャネル装置番号
対応の固定メモリアドレスよりコマンドアドレスワード
ＣＣＡｒ）を読み出すよう和される。コマンドアドレス
ワードの内容社チャネルｖａｎ語（ｃｃｒ）の主記憶装
置１上における格納メモリアドレスとされ、このメモリ
アドレスに４とづき関豪的にチャネル制ｇ４ｇが読み出
されるようになっている。第２図は主記憶装置１上にお
け１す るコマンドアドレスワードとチャネル制御ｅｆｔ（本例
では２７−ド構成）の格納メモリアドレス関係を示して
いる。ｓ５図（ｇ） ｉｃ示す如くメモ語の先−メモリ
アドレスＢとされていることから、メモリアドレスＢ、
Ｂ−ｆ−１よりチャネル制＃語ｃｃｒａ、ｃｃｒ１が読
み出されるものである。第５図（Ａ） 、 （ｔｙ）は
それらチャネル制御暗ｃｃｒｏ 、ｃｃｒｌのデータフ
ォーマットを示したもので、続出、書込等を指定するコ
マｙＶＲ別ＣＣＭＣ）１７１分、ＤＣＨ＠ｆｐｃｙ）、
ｐ＜ｙエージ廖ンを指定する７ラグＣＦＬＧ）部分、デ
ー１転送量Ｃｔ’Ｃ）部分、主記憶装置上のデータ転送
開始アドレスＣＤＡ）部分、主記憶装置上のデータ転送
開始バイト位置指定（５ＥＣ）９分などの制御情報より
なる。データチャネル装置はこれら制御情報にもとづき
人出カ装ｆ（１０）４と主記憶装置１との間のデータ転
送授受を制御しているわけである。
理システムのシステム構成を示したものである。これ忙
よるとデータチャネル装置５は中央制御装置（（：’Ｃ
）２からのスタート入出力命令により制御動作を開始し
、自ら主記憶＊＊ＣＭＭ）ｔにおけるチャネル装置番号
対応の固定メモリアドレスよりコマンドアドレスワード
ＣＣＡｒ）を読み出すよう和される。コマンドアドレス
ワードの内容社チャネルｖａｎ語（ｃｃｒ）の主記憶装
置１上における格納メモリアドレスとされ、このメモリ
アドレスに４とづき関豪的にチャネル制ｇ４ｇが読み出
されるようになっている。第２図は主記憶装置１上にお
け１す るコマンドアドレスワードとチャネル制御ｅｆｔ（本例
では２７−ド構成）の格納メモリアドレス関係を示して
いる。ｓ５図（ｇ） ｉｃ示す如くメモ語の先−メモリ
アドレスＢとされていることから、メモリアドレスＢ、
Ｂ−ｆ−１よりチャネル制＃語ｃｃｒａ、ｃｃｒ１が読
み出されるものである。第５図（Ａ） 、 （ｔｙ）は
それらチャネル制御暗ｃｃｒｏ 、ｃｃｒｌのデータフ
ォーマットを示したもので、続出、書込等を指定するコ
マｙＶＲ別ＣＣＭＣ）１７１分、ＤＣＨ＠ｆｐｃｙ）、
ｐ＜ｙエージ廖ンを指定する７ラグＣＦＬＧ）部分、デ
ー１転送量Ｃｔ’Ｃ）部分、主記憶装置上のデータ転送
開始アドレスＣＤＡ）部分、主記憶装置上のデータ転送
開始バイト位置指定（５ＥＣ）９分などの制御情報より
なる。データチャネル装置はこれら制御情報にもとづき
人出カ装ｆ（１０）４と主記憶装置１との間のデータ転
送授受を制御しているわけである。
第４図は１ワードを４バイトよりなる場合でのバイト位
置とそれら各バイト位置に割付されるＳＢＣとの関係を
示している。図示の如ぐ５１〜２４ビット位置（最上位
バイト位置）、２５〜１６ビツト位置、１５〜８ビット
位置、７〜０ビット位置（最下位バイト位置）Ｋはそれ
ぞれ０，３゜２．１のＳＢＣが割付されているものであ
る。
置とそれら各バイト位置に割付されるＳＢＣとの関係を
示している。図示の如ぐ５１〜２４ビット位置（最上位
バイト位置）、２５〜１６ビツト位置、１５〜８ビット
位置、７〜０ビット位置（最下位バイト位置）Ｋはそれ
ぞれ０，３゜２．１のＳＢＣが割付されているものであ
る。
ＳＢＣが指定された場合での主記憶装置１上におけるバ
イト単位データのｇａｓ時の順序方向および記憶時の順
序方向は例えば以下のようである。
イト単位データのｇａｓ時の順序方向および記憶時の順
序方向は例えば以下のようである。
即ち、Ｊ１５ ｇＪ（ｇ）はＳＢＣの値がＯである場合
でのｇ出時および記憶時の順序方向を示したものであ゛
る。本例の場合には予め上位バイト位置から下位バイト
位置に向かってバイト単位にデータが続出され、また、
記憶されるよう和なっている。したがって、ＣＸＣが舊
込モードである場合にはデータチャネルｅｔＦｉ先ずメ
モリアドレスＤＡＫおけるデー゛夕１ワードな絖み出し
バッファに蓄え次にバツ７アレジスメの最上位バイト位
置よりバイトデータな堰り出し入出力装置へ転送し、以
降下位バイト位置に向かりて順次バイトデータを転送す
るようになりている。メモリアドレスＤＡでの１ワード
データの転送が終了すれば、メモリアドレスをＦＣによ
って指定された分だけ順次更新する度に同様な主記憶装
置からの読出νよび入出力装置への転送が行なわれるわ
けである。また、ＣＭＣか読出モードである場合は入出
力装置からのバイトデータは先ずデータチャネルｊ！ｃ
ｔｊＩｔ内バッファレジスタの最上位バイト位置に蓄え
た後、以降下位バイト位置に向かって順次蓄え、１ワー
ドを構成すると主記憶装置へ記憶させる。メモリアドレ
スでの一データ記憶が終了すれば、メモリアドレスなＦ
ＣＫよって指定された分だけ順次更新しつつ同様な記憶
制御が行なわれるものである。Ｍ Ｓ ！Ｅｌ （ｊ）
はＳＢＣの値が３の場合での続出および記憶の順序方向
を示したものであるが、と九については第５図（６）に
示す場合より明らかであるので稽に説明は要しない。な
お、第５図（１） 、 （ｊ） においてＯ中の数字は
バイト単位データの続出およ、び記憶の順序を示す。
でのｇ出時および記憶時の順序方向を示したものであ゛
る。本例の場合には予め上位バイト位置から下位バイト
位置に向かってバイト単位にデータが続出され、また、
記憶されるよう和なっている。したがって、ＣＸＣが舊
込モードである場合にはデータチャネルｅｔＦｉ先ずメ
モリアドレスＤＡＫおけるデー゛夕１ワードな絖み出し
バッファに蓄え次にバツ７アレジスメの最上位バイト位
置よりバイトデータな堰り出し入出力装置へ転送し、以
降下位バイト位置に向かりて順次バイトデータを転送す
るようになりている。メモリアドレスＤＡでの１ワード
データの転送が終了すれば、メモリアドレスをＦＣによ
って指定された分だけ順次更新する度に同様な主記憶装
置からの読出νよび入出力装置への転送が行なわれるわ
けである。また、ＣＭＣか読出モードである場合は入出
力装置からのバイトデータは先ずデータチャネルｊ！ｃ
ｔｊＩｔ内バッファレジスタの最上位バイト位置に蓄え
た後、以降下位バイト位置に向かって順次蓄え、１ワー
ドを構成すると主記憶装置へ記憶させる。メモリアドレ
スでの一データ記憶が終了すれば、メモリアドレスなＦ
ＣＫよって指定された分だけ順次更新しつつ同様な記憶
制御が行なわれるものである。Ｍ Ｓ ！Ｅｌ （ｊ）
はＳＢＣの値が３の場合での続出および記憶の順序方向
を示したものであるが、と九については第５図（６）に
示す場合より明らかであるので稽に説明は要しない。な
お、第５図（１） 、 （ｊ） においてＯ中の数字は
バイト単位データの続出およ、び記憶の順序を示す。
以上のように従来にあっては主記憶装置の１ワード上に
おけるバイト単位データの続出および記憶の順序方向は
上位バイト位置から下位バイト位置方向か、またはその
逆の方向に固定されているわけであるが、順序方向が固
定的である場合には互換性の点で問題があるというもの
である。というのは、続出２よび記憶の１１１ｉ序方向
が相互に逆であるデータ石垣システムを想定すれば、一
方のデータ処理システムの入出力装置で記憶された記録
媒体を他方のデータ処理システムで読み出す際はデータ
の順序方向が全く逆となりデータとしての用を全くなさ
なくなるからである。入出力装置が通信制御装置である
ような場合には他のデータ処理システムとはそのままで
は接続し優ないものである。
おけるバイト単位データの続出および記憶の順序方向は
上位バイト位置から下位バイト位置方向か、またはその
逆の方向に固定されているわけであるが、順序方向が固
定的である場合には互換性の点で問題があるというもの
である。というのは、続出２よび記憶の１１１ｉ序方向
が相互に逆であるデータ石垣システムを想定すれば、一
方のデータ処理システムの入出力装置で記憶された記録
媒体を他方のデータ処理システムで読み出す際はデータ
の順序方向が全く逆となりデータとしての用を全くなさ
なくなるからである。入出力装置が通信制御装置である
ような場合には他のデータ処理システムとはそのままで
は接続し優ないものである。
本発明の目的は、記憶装置の１ワード上におけるバイト
単位データの続出および記憶の順序を任意の方向に＃に
定可とするデータ転送制＃装ｍｔ−供するにある。
単位データの続出および記憶の順序を任意の方向に＃に
定可とするデータ転送制＃装ｍｔ−供するにある。
この目的のため本発明は、チャネルｗｎｉｍｔ中に新た
にデータ編集順序１１１＃フラグな設け、このフラグの
状ＷＡＫよって記憶装置の１ワード上におけるバイト単
位データの読出および記憶の順序方向を制御するように
しｆｃものである。
にデータ編集順序１１１＃フラグな設け、このフラグの
状ＷＡＫよって記憶装置の１ワード上におけるバイト単
位データの読出および記憶の順序方向を制御するように
しｆｃものである。
以下１本！１ｉＴＪＡを１＠６図から第９図により説明
する。
する。
先ず第６図（ａ） 、 （ｊ） ［本発明に係るチャネ
ル制御語ｃｃｒｏ、ｃｃｒ１のデータフォーマットの一
例を示したものである。第３図（ｂ）。
ル制御語ｃｃｒｏ、ｃｃｒ１のデータフォーマットの一
例を示したものである。第３図（ｂ）。
ＣＤ）に示すものと実質的に異なるところはチャネル制
＃晧ＣＣｌ’ｏＫ新たに１ビツトデータとしてデータ編
集順序制御フラグＣＢＰＦ）が設けられていることであ
る。このフラグがセット状態にあるかりセット状態にあ
るかによって順序方向が制御されるが、ここで仮に’）
セット状ＭＫある場合の順序方向が上位バイト位置から
下位バイト位置に向かう方向とすれは、セット状態にあ
る場合での順序方向は下位バイト位−から上位バイト位
１１に向かう方向として規定されることになる。第７図
は順序方向が下位バイト位置から上位バイト位置方向と
された場合でのバイト位置とＳＢＣとの関係を示してい
るが、ＳＢＣの蝋が０．２であれば続出および起源の順
序はそれぞれ１Ｉｉｋ８図（α） ＊ ｔｈ）に示す如
くになることはこれまでの−−より推して明らかである
。また、順序方向が上位バイト位置から下位バイト位置
に向かう方向の場合はｇ４Ｉｉ！ＪｅｌＬ５図（α）
、 （Ａ）で説明した通りである。ここで注意すべきこ
とは順序方向が逆となれば、バイト位置Ｋ１１ｌＩｌ付
される５ＢＣＯ値も第４図、４７図より明らかなように
変化するということである。したがって、順序方向を制
御する場合にはこのことも考慮されなければならない。
＃晧ＣＣｌ’ｏＫ新たに１ビツトデータとしてデータ編
集順序制御フラグＣＢＰＦ）が設けられていることであ
る。このフラグがセット状態にあるかりセット状態にあ
るかによって順序方向が制御されるが、ここで仮に’）
セット状ＭＫある場合の順序方向が上位バイト位置から
下位バイト位置に向かう方向とすれは、セット状態にあ
る場合での順序方向は下位バイト位−から上位バイト位
１１に向かう方向として規定されることになる。第７図
は順序方向が下位バイト位置から上位バイト位置方向と
された場合でのバイト位置とＳＢＣとの関係を示してい
るが、ＳＢＣの蝋が０．２であれば続出および起源の順
序はそれぞれ１Ｉｉｋ８図（α） ＊ ｔｈ）に示す如
くになることはこれまでの−−より推して明らかである
。また、順序方向が上位バイト位置から下位バイト位置
に向かう方向の場合はｇ４Ｉｉ！ＪｅｌＬ５図（α）
、 （Ａ）で説明した通りである。ここで注意すべきこ
とは順序方向が逆となれば、バイト位置Ｋ１１ｌＩｌ付
される５ＢＣＯ値も第４図、４７図より明らかなように
変化するということである。したがって、順序方向を制
御する場合にはこのことも考慮されなければならない。
第９図は本発明に係るデータチャネル装置の要部を一例
として抽出図示したものである。２ワードのチャネル鋼
ｉｓ語のうち本発明に直媛関係するのはｃｃｒｏだけで
あるから、と九に含まれるｆｌｌｌ＃情報にもとづきデ
ータの＠週制＃を行なわんとするものである。このｌＩ
４１１ｉａにおいて戚も重要なことはバイト位置１択（
Ｉ１号に如何にして発生せしめるかである、 バイト位置選択信号ＢＰＯ〜ＢＰ５はＳＢＣの２ビツト
データとＢＰＦの１ビツトデータより容易に発生し優る
。即ち、ＣＣＷＯＫｆｔまれるＳＢＣの２ビツトデータ
はそれぞれ４進ダウンカクンタを構成するフリツプフロ
ツプ５，６にプリセットされ、フリップ７ａツブ５，６
の出力はアンドゲート（２人力否定、１人力否定を４含
む）９〜１２でデコードされるようになりている。アン
ドゲート９〜１２はそれぞれ７リツプフロツプ５，６の
出力が０．１，２．３である場合のみその旨のデコード
出力を出力するようになっているものである。ここでＥ
ＰＦの１ビツトデータがセットされているフリツプフロ
ツプ７の出力をゲート制御信号としてアンドゲート（１
人力否定をも含む）１６〜１６．１７〜２０に図示の如
くに入力せしめる一方、第４図および第７図に示すバイ
ト位置とＳＢＣとの関係を考慮しアンドゲート９〜１２
の出力をアンドゲート１５〜２０に所定の関係で入力せ
しめるようにすれば、目的とするバイト位置選択信号Ｂ
ＰＯ〜ＢＰ５がそれヤれオアゲート２１〜２４より得ら
れることになる。この場合バイト位置選択信号ＢＰＯ〜
ＢＰ５はそれぞれ主記憶装置の１ワード上に訃ける３１
〜２４ビット位重、７〜０ビット位置、１５〜８ビット
位瀘、２３〜１６ビツト位ｆｌｔＪｋ選択するゲート制
御信号として使用される。
として抽出図示したものである。２ワードのチャネル鋼
ｉｓ語のうち本発明に直媛関係するのはｃｃｒｏだけで
あるから、と九に含まれるｆｌｌｌ＃情報にもとづきデ
ータの＠週制＃を行なわんとするものである。このｌＩ
４１１ｉａにおいて戚も重要なことはバイト位置１択（
Ｉ１号に如何にして発生せしめるかである、 バイト位置選択信号ＢＰＯ〜ＢＰ５はＳＢＣの２ビツト
データとＢＰＦの１ビツトデータより容易に発生し優る
。即ち、ＣＣＷＯＫｆｔまれるＳＢＣの２ビツトデータ
はそれぞれ４進ダウンカクンタを構成するフリツプフロ
ツプ５，６にプリセットされ、フリップ７ａツブ５，６
の出力はアンドゲート（２人力否定、１人力否定を４含
む）９〜１２でデコードされるようになりている。アン
ドゲート９〜１２はそれぞれ７リツプフロツプ５，６の
出力が０．１，２．３である場合のみその旨のデコード
出力を出力するようになっているものである。ここでＥ
ＰＦの１ビツトデータがセットされているフリツプフロ
ツプ７の出力をゲート制御信号としてアンドゲート（１
人力否定をも含む）１６〜１６．１７〜２０に図示の如
くに入力せしめる一方、第４図および第７図に示すバイ
ト位置とＳＢＣとの関係を考慮しアンドゲート９〜１２
の出力をアンドゲート１５〜２０に所定の関係で入力せ
しめるようにすれば、目的とするバイト位置選択信号Ｂ
ＰＯ〜ＢＰ５がそれヤれオアゲート２１〜２４より得ら
れることになる。この場合バイト位置選択信号ＢＰＯ〜
ＢＰ５はそれぞれ主記憶装置の１ワード上に訃ける３１
〜２４ビット位重、７〜０ビット位置、１５〜８ビット
位瀘、２３〜１６ビツト位ｆｌｔＪｋ選択するゲート制
御信号として使用される。
ところで一般にデータチャネルＨＩｔにおいては主記憶
装置との間でのデータ転送は１ワード容量のバッファレ
ジスタ３４を介して、まり、入出力装置との間でのデー
タ転送は１パイ）＃Ｊｌのバッファレジスタ３５を介し
て行なわれるようになっている。したがって、これらバ
ッファレジスタ５４ 、５５間でバイト単位データの続
出および記憶の順序方向がＩ＃ｌＩ＃されるようになっ
ている。ＣＭＣが着込モードである場合主記憶表置より
ワード単位で読み出されたデータは一旦パｙ７アレジス
タ３４に記憶登れた後バイト単位テハッファレジスタ５
５を介して入出力装置に転送されるが、この場合での転
送方向制御はＣＭＣのモード状ａＫよっている。書込モ
ードである場合にはフリップフロップ８はセント状態に
あることから、アンドゲート２９〜５２訃よびオアグー
、）６５を介し入出力装置方向にデータが転送可となっ
ているものである。し刀為しながら。
装置との間でのデータ転送は１ワード容量のバッファレ
ジスタ３４を介して、まり、入出力装置との間でのデー
タ転送は１パイ）＃Ｊｌのバッファレジスタ３５を介し
て行なわれるようになっている。したがって、これらバ
ッファレジスタ５４ 、５５間でバイト単位データの続
出および記憶の順序方向がＩ＃ｌＩ＃されるようになっ
ている。ＣＭＣが着込モードである場合主記憶表置より
ワード単位で読み出されたデータは一旦パｙ７アレジス
タ３４に記憶登れた後バイト単位テハッファレジスタ５
５を介して入出力装置に転送されるが、この場合での転
送方向制御はＣＭＣのモード状ａＫよっている。書込モ
ードである場合にはフリップフロップ８はセント状態に
あることから、アンドゲート２９〜５２訃よびオアグー
、）６５を介し入出力装置方向にデータが転送可となっ
ているものである。し刀為しながら。
バッファレジスタ５４における４バイトデータのうち、
何れの順序で転送されるかはバイト位置選択信号ＢＰＱ
〜ＢＰ５により”〔いるわけである。例えばＳＢＣの厘
が５でめっ工％ＢｐＦのデータ状態が００°、即ちフリ
ップフロップ７がリセット状態にある場合は先ずＢＦ２
．ＢＰｌ。
何れの順序で転送されるかはバイト位置選択信号ＢＰＱ
〜ＢＰ５により”〔いるわけである。例えばＳＢＣの厘
が５でめっ工％ＢｐＦのデータ状態が００°、即ちフリ
ップフロップ７がリセット状態にある場合は先ずＢＦ２
．ＢＰｌ。
ＢＰｌの願でバイト位置選択信号が順次出力され、これ
Ｋよりアンドゲート５０〜５２が順次開かれることＫよ
ってメモリアドレスＩ）Ａ対応の５バイトデータが所定
ＩｉＫ転送されるものである。この後バッファレジスタ
６４にはメモリアドレスＤＡ−ｆ−１対応の４バイトデ
ータが転送記憶されるが、これに・刈してはＢＰＯ，Ｂ
Ｆ２．ＢＰｌ、ＢＰｌの願でバイト位置選択信号を順次
発生せしめることによって所定順に４バイトデータを転
送し得る。以下ｉＩｋ終メ子メモリアドレスるまでメモ
リアドレスを更新する度にメそりアドレスＤＡ＋１の場
合と開離な制御を行なえばよいものである。
Ｋよりアンドゲート５０〜５２が順次開かれることＫよ
ってメモリアドレスＩ）Ａ対応の５バイトデータが所定
ＩｉＫ転送されるものである。この後バッファレジスタ
６４にはメモリアドレスＤＡ−ｆ−１対応の４バイトデ
ータが転送記憶されるが、これに・刈してはＢＰＯ，Ｂ
Ｆ２．ＢＰｌ、ＢＰｌの願でバイト位置選択信号を順次
発生せしめることによって所定順に４バイトデータを転
送し得る。以下ｉＩｋ終メ子メモリアドレスるまでメモ
リアドレスを更新する度にメそりアドレスＤＡ＋１の場
合と開離な制御を行なえばよいものである。
を走、ＳＥＣの値が５であって、フリップフロップ７が
セット状態には先ずＢＰｌ、ＢＦ２゜ＢＰＯ，したがっ
てアンドグー） ３１ ｊ３０．２９が順次開かれてメ
モリアドレスＤＡ対応の５バイトデータが所定順に転送
されることになる。
セット状態には先ずＢＰｌ、ＢＦ２゜ＢＰＯ，したがっ
てアンドグー） ３１ ｊ３０．２９が順次開かれてメ
モリアドレスＤＡ対応の５バイトデータが所定順に転送
されることになる。
仁の後はＦＣＫよって指定された分の最終メモリアドレ
スに至るまでメモリアドレスを更新する度ＫＢＰ１．Ｂ
Ｐ２ 、ＢＰｌ 、ＢＰＯのバイト位置選択信号を順次
発生せしめるようにする４のである。１バイトのデータ
が転送終了する度に既述のダウンカクンタを１カウント
ダウンすれば、所望通りのバイト位置選択信号が順次発
生されるわけである。
スに至るまでメモリアドレスを更新する度ＫＢＰ１．Ｂ
Ｐ２ 、ＢＰｌ 、ＢＰＯのバイト位置選択信号を順次
発生せしめるようにする４のである。１バイトのデータ
が転送終了する度に既述のダウンカクンタを１カウント
ダウンすれば、所望通りのバイト位置選択信号が順次発
生されるわけである。
ＣＭＣが書込モードである場合は以上のようであるが、
続出モードである場合には入出力ｆ！直カラのバイトの
単位のデータはバッファレジスタ３５を介してバッファ
レジスタ５４に一旦記憶された後ワード単位で主記憶装
置に記憶される。
続出モードである場合には入出力ｆ！直カラのバイトの
単位のデータはバッファレジスタ３５を介してバッファ
レジスタ５４に一旦記憶された後ワード単位で主記憶装
置に記憶される。
即ち、この場合にはフリップ７ｇツブ８がリセット状態
にあることから、入出力装置からのバイト単位データは
バッファレジスタ３５、アンドゲート（１人力否定）２
５〜２８、バッファレジスタ５４を介し主記憶装置Ｋｍ
ｌ憶されるようになっているものである。この場合にも
４バイト容量のバッフ７レジスタ３４の何れのバイト位
置に入出力装置より時系列に転送されてくるバイト単位
データが一時的Ｋａ何なる態様で記憶せしめられるかは
バイト位置選択信号によっ工いる。
にあることから、入出力装置からのバイト単位データは
バッファレジスタ３５、アンドゲート（１人力否定）２
５〜２８、バッファレジスタ５４を介し主記憶装置Ｋｍ
ｌ憶されるようになっているものである。この場合にも
４バイト容量のバッフ７レジスタ３４の何れのバイト位
置に入出力装置より時系列に転送されてくるバイト単位
データが一時的Ｋａ何なる態様で記憶せしめられるかは
バイト位置選択信号によっ工いる。
例えばＳＢＣの値が５であって、フリップ７ａツブ７が
セシト状１ＪＩＡＫｈる場合を想定すると、メモリアド
レスＩ）ＡＫ対して書込のアク七スが実行される直＃に
おいては、ＢＰｌ、ＢＦ２゜ＢＰＯのバイト位置選択信
号が順次発生され、したがってアンドグー） ２７ 、
２６，２５がノ順次開かれて３バイトデータが所定順に
バッファレジスタ５４に記憶されるものである。メモリ
アドレスＤＡＫ対してそれら５バイトデータが紀憶せし
められた後はｌＣＫよって指定された分の最終メモリア
ドレスに至るまでメモリアドレスを更新する度ＫＢＰ１
．ＢＰ２ 、ＢＦ２ 、ＢＰＯのバイト位置選択信号′
４ｔＩ［次発生せしめればよいものである。
セシト状１ＪＩＡＫｈる場合を想定すると、メモリアド
レスＩ）ＡＫ対して書込のアク七スが実行される直＃に
おいては、ＢＰｌ、ＢＦ２゜ＢＰＯのバイト位置選択信
号が順次発生され、したがってアンドグー） ２７ 、
２６，２５がノ順次開かれて３バイトデータが所定順に
バッファレジスタ５４に記憶されるものである。メモリ
アドレスＤＡＫ対してそれら５バイトデータが紀憶せし
められた後はｌＣＫよって指定された分の最終メモリア
ドレスに至るまでメモリアドレスを更新する度ＫＢＰ１
．ＢＰ２ 、ＢＦ２ 、ＢＰＯのバイト位置選択信号′
４ｔＩ［次発生せしめればよいものである。
以上説明したように本発明は、チャネル制御語中にデー
タ編集順序制御ブラダを設け、このフラグの状態如何に
よって主記憶装置より読み出されたワードデータのバイ
ト単位による入出力装置方向への転送順序と入出力装置
から主記憶装置へ転送されるバイトデー−のワードデー
タ上における記憶位置順序とを制御するよう和したもの
である。本発＃４によれば、バイト単位のデータはデー
タ編集順序制御フラグにより全く逆の順序で入出力装置
方向へ転送され、また、。
タ編集順序制御ブラダを設け、このフラグの状態如何に
よって主記憶装置より読み出されたワードデータのバイ
ト単位による入出力装置方向への転送順序と入出力装置
から主記憶装置へ転送されるバイトデー−のワードデー
タ上における記憶位置順序とを制御するよう和したもの
である。本発＃４によれば、バイト単位のデータはデー
タ編集順序制御フラグにより全く逆の順序で入出力装置
方向へ転送され、また、。
ワードデータを構成する際は全く逆の位置順序で記憶さ
れることも可能とされるから、従来見受けられていた欠
点は解消されるという効果がある。
れることも可能とされるから、従来見受けられていた欠
点は解消されるという効果がある。
第１図は、データチャネル装置を含むデータ逃場システ
ムのシステム構成を示す図、第２図は、データチャネル
装置が主記憶装置より絖み出すチャネルコマンドワード
とチャネル制御語の格納メモリアドレス関係を示す図、
ａＩ３図（α）。 （Ａ） 、 （Ｃ）はそれぞれコマンドアドレスワード
（ＣＡＩＩ）、チャネル制御語（（’（’ＦＤ 、 Ｃ
Ｃ１１）のデータフォーマットを示す図、第４図は、１
ワードが４バイトよりなる場合に各バイト位ｆＩｔに対
して割付されるデータ転送開始バイト位置指定制御情報
（５ＢＣ）とそのバイト位置との関係を示す図、９５図
（α） 、 Ｃｂ）は、ＳＢＣの値がそれぞれ０．３と
された場合での主記憶装置上におけるバイト単位データ
の続出順序と記憶順序を示す図、第６図（α） 、 （
ｊ）は、それぞれ本発明に係るチャネル制御語（ｃｃｒ
ａ、ｃｃｒｌ＞のデータフォーマットを示す図、ｊＩｚ
図は、バイト単位−一夕の続出および記憶の順序が逆と
される場合に各バイト位置に対して割付されるＳＢＣと
そのバイト位置との関係を示す図、第８図（ａ） 、
Ｃｈ）は、バイト単位データの続出および記憶の順序が
逆とされる場合においてＳＢＣの値がそれぞれ０．２と
されたときの主記憶装置上Ｋ＞けるバイト単位データの
続出順序と記憶順序を示す図、４９図は本宛明和係るデ
ータチャネル装置のｉ部を一肉として抽出して示す図で
ある。 ５〜８−７リツプ７ａツブ ９〜２０ 、２５〜５２・・・アンドゲート２１〜２４
、３５・・・オアゲート ３４ 、３５・・・バッファレジスタ 代壇人弁場士 薄 １）利◆ 第１図 第２図 （Ｃ） Ｂす１［昭ン鴛［１ロチ１■＝コ（（ＣＷ
Ｉ）蛸５図 第６図 （０Ｌ）区バ碩ココ（ＣＣＷＯ） 第８図 ＣＣＷＯ幣９図
ムのシステム構成を示す図、第２図は、データチャネル
装置が主記憶装置より絖み出すチャネルコマンドワード
とチャネル制御語の格納メモリアドレス関係を示す図、
ａＩ３図（α）。 （Ａ） 、 （Ｃ）はそれぞれコマンドアドレスワード
（ＣＡＩＩ）、チャネル制御語（（’（’ＦＤ 、 Ｃ
Ｃ１１）のデータフォーマットを示す図、第４図は、１
ワードが４バイトよりなる場合に各バイト位ｆＩｔに対
して割付されるデータ転送開始バイト位置指定制御情報
（５ＢＣ）とそのバイト位置との関係を示す図、９５図
（α） 、 Ｃｂ）は、ＳＢＣの値がそれぞれ０．３と
された場合での主記憶装置上におけるバイト単位データ
の続出順序と記憶順序を示す図、第６図（α） 、 （
ｊ）は、それぞれ本発明に係るチャネル制御語（ｃｃｒ
ａ、ｃｃｒｌ＞のデータフォーマットを示す図、ｊＩｚ
図は、バイト単位−一夕の続出および記憶の順序が逆と
される場合に各バイト位置に対して割付されるＳＢＣと
そのバイト位置との関係を示す図、第８図（ａ） 、
Ｃｈ）は、バイト単位データの続出および記憶の順序が
逆とされる場合においてＳＢＣの値がそれぞれ０．２と
されたときの主記憶装置上Ｋ＞けるバイト単位データの
続出順序と記憶順序を示す図、４９図は本宛明和係るデ
ータチャネル装置のｉ部を一肉として抽出して示す図で
ある。 ５〜８−７リツプ７ａツブ ９〜２０ 、２５〜５２・・・アンドゲート２１〜２４
、３５・・・オアゲート ３４ 、３５・・・バッファレジスタ 代壇人弁場士 薄 １）利◆ 第１図 第２図 （Ｃ） Ｂす１［昭ン鴛［１ロチ１■＝コ（（ＣＷ
Ｉ）蛸５図 第６図 （０Ｌ）区バ碩ココ（ＣＣＷＯ） 第８図 ＣＣＷＯ幣９図
Claims (1)
- 入出力装置と主記憶装置との関に介在し、該主記憶装置
より読み出されたチャネル制御語に示される制御内容に
従い上記入出力装置との間ではバイト単位で、上記主記
憶装置との間ではワード単位でデータの転送授受を行な
うデータ転送制御装置において、テ８ヤネル制御語内に
データ編集順序側＃７，７グを設け、該フラグの設定有
無によって主記憶装置より読み出されたワードデータの
バイト単位による入出力装置方向への転送順序と、入出
力装置から主記憶装置へ転送されるバイトデータのワー
ドデータ上での記憶位置順序とを制御する手段を設けた
ことを％徴とするデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16016281A JPS5862723A (ja) | 1981-10-09 | 1981-10-09 | デ−タ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16016281A JPS5862723A (ja) | 1981-10-09 | 1981-10-09 | デ−タ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5862723A true JPS5862723A (ja) | 1983-04-14 |
| JPH0122941B2 JPH0122941B2 (ja) | 1989-04-28 |
Family
ID=15709198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16016281A Granted JPS5862723A (ja) | 1981-10-09 | 1981-10-09 | デ−タ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210756A (ja) * | 1985-07-09 | 1987-01-19 | Fujitsu Ltd | 複数プロセツサ間の通信方式 |
-
1981
- 1981-10-09 JP JP16016281A patent/JPS5862723A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210756A (ja) * | 1985-07-09 | 1987-01-19 | Fujitsu Ltd | 複数プロセツサ間の通信方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0122941B2 (ja) | 1989-04-28 |
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