JPS5864000A - 波形合成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は算術論理演算回路を用いた波形合成回路に関す
る。

従来複数の波形を合成する処理はソフトウェアで行なわ
れていた。例えば、Ａ、８２種類の波形データを合成す
る場合、波形Ａの符号設定用としてＡ８レジスｐをその
絶対値（振４１ｉ！Ｉ値）設定用としてＡＬレジスタを
、又波形Ｂの符号設定用としてＢＳレジスタを、その絶
対値設定用としてＢＩ。

レジスタを夫々指定して、加算、減算、ジャンプ。

判定等の各命令を使って２′）の波形を合成していた。

その結果得られた合成波形の符号はＣＳレジスタに、又
その絶対値はＣＬレジスタに格納するように計らＡｔて
いた。各レジスタはＲＡＭの中の一部を割り当てていた
。詳しくは第１図のように、まず判定命令を実行してＡ
８レジスタの内容ヲ藺べ（ステップ人）１次にＢＳレジ
スタの内容を―ぺ（ステップＢ）、両者が共にゝ正′あ
るいはゝ負′の場合、ＡＬレジスタの内容とＢＬレジス
タの内容を加算してその結果をＣＬレジスタに格納しく
ステップＣ）、Ｃ８レジスタにはＡ８レジスタの内容を
そのまｔ格納する（ステップＤ）。一方、比較命令実行
の結果、ＡＳレジスタの内容がゝ正′でＢＳレジスタの
内容がゝ負′又はＡ８レジスタの内容がゝ負′でＢ８レ
ジスタの内容がゝ正′の場合、ＣＬレジスタにはＡＬレ
ジスタからＢｌ、レジスタを減算した結果を格納する（
ステップＥ）。ここで減算時にボロ＝（減算結束の桁賂
ち）Ｂｅが発生したか否かを判定しくステップＦ）１発
生ｏｖｔｈ＊はＡ８レジスタの内容を反転してＣ８ｖジ
スタに格納しくステップＧ）、ボローが発生しなかった
らＡ８レジスタの内容をそのままＣＳレジスタに格納す
る（ステップＨ）。

次にａｈレジスタの内容がラッチ回路に転送され、次に
第２図へ移って、ボロー・クリップ・フロップの内容判
定命令を実行しくステップエ）、それが１１′の時はラ
ッチ回路の内８に反転してＤＡコンバータに出力しくス
テップＪ）、Ｃ８レジスタの内容をＤＡコンバータの符
号決定回路に出力する（ステップＫ）。一方、ボロー・
ツリツブ・フロップの内容が１０′の時はラッチ回路の
内容をそのｔ″ｆｉｌ）Ａコンバータに出力しくステッ
プＬ）、Ｃ８レジスタの内容ｉＤＡコンバータの符号決
定回路に出力する（ステップＭ）。

尚、各命令の実行はジャンプ命令（ＪＰ）によって順序
制御され、各サブルーチンへと導かれる。

ここでかかる動作を祥細にタイミングを追って検討する
。第１図と第２図で示したフローチャートにおいて１命
令は１ステシブ（１命令サイクル）で実行されるため、
合成波形のデータが得られるのは厳低で９ステツプ、最
高で１４ステツプ必殻となることがわかる。例えば、１
ＭＨｚのタイミングク０．ｙりで動作しているマイクロ
プロセッサを波形合成手段として用いれば％　１ステツ
プを実行する時間が１μＳであるので、合成波形のデー
タが得られるまでには９〜１４μＳの時間が必要である
。しかしながらこの回路が用いられる音声合成やパター
ン表示等の処理は、リアルタイムで加減算を行なわなけ
ればならない。この場合、従来のようにソフトウェアで
行なう方法では計算時間が遅すぎて、実質的にリアルタ
イムでの高速処理かで趣ないという欠点がめった。

本発明は上記欠点を除去゛シ、極めて高速度の波形合成
処理を実行する回Ｗ＆を提供することを目的とするもの
である。

本発明の波形合成回路は波形Ａの絶対値（サンプリング
点でのｗＲ暢籠）ｔ−設定する第１のレジスタと、良形
Ｂの絶対値を設定する第２のレジスタと、前記第２レジ
スタから送られてくる情報と前記第２レジスタから送ら
れてくる情報とを加減算する加減算器と、この加減算器
からの演算出力データが格納される第３のレジスタと、
波形Ａの符号を設定する第４のレジスタと、波形Ｂの符
号を設定するｉＩ５のレジスタと、前記第４のレジスタ
を行なうか減算を行なうかの制ａｌｔ−行なう第１のゲ
ート手段と、前記第５のレジスタから絖み出される情報
と前記加減算器による減算結果として出力されるボロー
情報とから合成波形の符号を決定する第２のゲート手段
と、この第２のゲート手段からの出力データが設定され
る第６のレジスタと。

ボロー発生の有無を記憶する７リツグフロツグと。

前記第３のレジスタの内容を格納する第１のラッチ回路
と、前記第６のレジスタの出力データが設定される第２
のラッチ回路と、前記第１のラッチ回路と前記ボロー発
生の有無を記憶するフリップフロップから絖み出される
情報とから前記第１のラッチ回路の内容をそのまま出力
するか反転するかの制ｆｌｕ行なう＠３のゲート手段と
、この第３成波形イ６号を出力する出力回路とを有する
。

以下に図面を用いて本発明の一実施例を説明する。

第３図は本発明の波形合成回路の一実施例を示す愼能ブ
ロック図で、８ピツトの加減算数及び被加減算数がメモ
リ（図示せず）から転送されるデータバス１と、被加減
算数の絶対値が設定される絶対値レジスタ２と、加減算
数の絶対値が設定される絶対値レジスタ３と、加減算器
４と、被加減算数の符号を設定する符号レジスタ５と、
加減真数の符号を設定する符号レジスタ６と、ＥＸＯＩ
−Ｌ（排他的論理和）ゲート７とＥＸＯＲゲート８とＥ
ＸＯ几グー）１５と、ＥＸＯＲゲート８からの符号出力
データを格納する演算結果の符号レジスタ９と、加減算
器４からの演算出力データｔ−格納するアキエムレータ
１０と、１ｌｌＩ記加減＊’ｆＳ４のボロー出力ｔｉ納
するボロー７リツプフロツプ１１と。

前記アキ凰ムレータ１０の内容が格納されるラッチ回路
１２と、前記演算結果の符号レジスタ９の出力データを
格納する符号ラッチ回路１３と、前記ＥＸＯＩ（ゲート
１５からの出力データと前記符号ラッチ１３のデータが
入力されるＤＡ（ディジタル・アナログ）コンバータと
から構成される。

この実施例では波形を８ビツトのディジタルデータでサ
ンプリングし、加減算用絶対値データ。

被加減算用絶対臘データを夫々そのうちの７ビツトで正
規化し、加減算用符号データ、被加減算用符号データを
夫々残シの１ビツトに割り当てる。

更に％ＥＸＯＲゲート７はレジスタ５がら読み出される
データとレジスタ６から絖み出されるデータとを比較し
て１両者が一致している時は加減算器４に加算指令信号
（ＡＤＤ）を送シ、不一致の時は減算指令信号（ＳＵＢ
）を送るように慟らく。

更にＥＸＯＲゲート８は、レジスタ５から読み出される
データがゝ正′で加減算器４でボローＢ。

が発生しなければゝ正′を、ボローが発生した場合はゞ
負′を夫々出力し、又レジスタ５から読み出されるデー
タがゝ負′で加減算′６４でボローが発生しなければゝ
負′を、ボローが発生した場合はゝ正′を出力するよう
に動作する。又、ボロー７リツプフロツプは加減算器４
のボロー出力Ｂｅを記憶する。

この様子を第１表にまとめる。ここでボロー出力はボロ
ーが発生した時は１１′、発生しなかっ以下に第４図の
フローチャートを参照して本実施例の動作を説明する。

まず７ビツトで正規化された被加減算数の絶対値をデー
タバス１ｔｌ−通して絶対値レジスタ２に設定し、同じ
く加減算数の絶対値をデータバス１全通して絶対値レジ
スタ３に設定する。

今、加減算命令が発生されると、被加減算数の符号レジ
スタ５に設定した被加減算数の符号がゞ正′（Ｏ）で、
加減算数の符号レジスタ６に設定した加減算数の符号が
ゝ正′（０）の場合ＥＸＯ１ｔ回路７はゝ加算指令信号
（０）’　　（ＡＤＤ）を加算器４に出力する。加減算
器４には被加減算数の絶対値レジスタ２のデータと加減
算数の絶対値レジスタ３のデータとが印加されてい・る
ので１両者が加算されて、その結果がアキ瓢ムレータ１
０に入力される。ここで加減算器４では加算が行なわれ
ているのでボローは発生しない。従ってボロー出力Ｂｏ
はゝ０′をＥＸＯＲ回路８およびボロー・７リシグ７０
ツブ１１に出力する。更に、被加減算数の符号はゝ正′
（０）であるがら％ＥＸＯ）１回路８は′θ′（正）を
演算結果の符号レジスタ９に出力する。この後、出力命
令が発生されると、アキ凰ムレータ１０のデータがデー
タバスｌを経由してラッチ回路１２に設定され、同時に
演算結果の符号レジスタのデータは符号ラッチ回路１３
に設定される。ここでボロー・フリップ・フロップ１１
の内容がゝ０′なので、ラッチ回路１２のデータはその
まｔＤＡコンバータの絶対値入力に転送され、符号ラッ
チ回路１３の出力はＤＡコンバータの符号入力に転送さ
れる。この結果、同一符号の波形の合成処理が実行され
、その結果が、符号とともに得られる。

次に被加減算数の符号がゝ負′　（１）で、加減算数の
符号がゝ正′（０）の場合、ＥＸＯＲ回路７はゝ減算指
令信号（１）’（８ｔＪＢ）が加減算器４に出力され、
被加減算数の絶対値と加減算数の絶対値は減算される。

ここで被加減算数の絶対値が加減算数の絶対値より小さ
かった場合、加減算器のボロー出力は５ｌｌｔ出力し、
被加減算数の符号はゝ負′（１）であるからＥＸＯＲ回
路８はゝ０′（正）を演算結果の符号レジスタ９に出力
し、ボロー・フリップフロップ１１に′１′を出力する
。

その後出力命令が出ると、アキ瓢ムレータｌＯのデータ
がデータバスｌを経由してラッチ回路１２に設定される
。ここでボロー・フリップ・フロッグ１１の内容が％１
／なのでラッチ回路１２のデータは反転されてＤＡコン
バータＩＩＫ出力される。

また演算結果の符号レジスタ９のデータは符号ラッチ回
路１３に出力される。この結果、符号の異なる波形が合
成される。

以上の構成において、加減算器４はＡＬＵでもよい。又
加減算器４のボロー出力ＢＯからボロー・は加減算数の
符号レジスタ５の内容と演算結果の符号レジスタ９の内
容とのＥＸＯＲ出力でもよい。

以上のような動作が２命令で行なわれ、従来ソフトウェ
アで２３ステツプ必要だった命令が第４図のように加減
算命令とＤ／Ａコンバータへの出力命令とのわずか２ス
テツプ命令で済み５面倒なソフトウェアが簡琳化される
。又１つの演算結果を出力するのにソフトウェアでは９
〜１４ステツプかかっていたものが、本実施例では２ス
テツプで行なわれ、従来のソフトウェアによる波形合成
演算に比べて４．５倍から７倍の演算速度を得ることが
できる。従って本実施例の波形合成回路を一般のマイク
ロコンピュータに適用すると、従来のものに比ベソフト
ウェアの負担が軽減され、約１４゜からｌ／７の時間で
波形合成処理を実行でき、音声合成やパターン表示処理
のようなリアルタイム処理には極めて好適である。

尚、各種レジスタはＲＡＭの一部を用いることができ、
また合成出力としてディジタル信号を必要とする場合に
はＤＡコンバータは不要である。

【図面の簡単な説明】

＠１図と第２図は波形合成の従来のソフトウェア処理の
流れ図、第３図は本発明の一実施例を示す波形合成回路
のブロック図、第４図はその動作を説明するための障れ
図である。 ｌ・・・・・・データバス、２・・川・被加減算数の絶
対値レジスタ、３・・団・加減算数の絶対値レジスタ、
４加減算器ＣｈＴ−Ｕ）、ｓ・・・・・・加減算数Ｃ符
号レジスタ、６・・・・・・被加減算数の符号レジスタ
、７，８゜１５・・・・・・ＥＸＯＲ回路、９・・・・
・・演算結果の符号レジスタ、１０・・・・・・アキュ
ムレータ（演算結果の絶対値レジスタ）、１１・旧・・
ボロー・フリップフロップ、１２・・・・・・ラッチ回
路、１３・・・・・・符号ラッチ回１Ｌｉ４・・・・・
・ＤＡコンバータ。 不２目 （１） （Ｌ） （ｔブノ

Claims (1)

【特許請求の範囲】
1. 第１の波形の符号データと振幅データとを夫々格納する
   第１および第２のレジスタと、第２の波形の符号データ
   と振幅データとを夫々格納する第３および第４のレジス
   タと、前記第２および第４のレジスタの内容が同一の時
   は加算指令を発生し、異なる時は減算指令を発生する演
   算指示回路と、この演算指示回路からの指示に基いて前
   記第１および第２のレジスタのデータに対してａｌｌ減
   Ｘｔ実行する演算回路と、前記第２および第４のレジス
   タの内容が同一の時はそのいづれか一部のデータを合成
   波形の符号データとして決定し、又異なる時は前記演算
   回路の演算結果に基いて合成波形の符号データを決定す
   る符号決定回路とを有することを特徴とする波形合成回
   路。