JPS5864530A - デ−タ転送システム - Google Patents
デ−タ転送システムInfo
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- JPS5864530A JPS5864530A JP16285981A JP16285981A JPS5864530A JP S5864530 A JPS5864530 A JP S5864530A JP 16285981 A JP16285981 A JP 16285981A JP 16285981 A JP16285981 A JP 16285981A JP S5864530 A JPS5864530 A JP S5864530A
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- JP
- Japan
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- signal
- interface
- data
- data transfer
- interface cable
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、インタフェースケーブルを通じてデータを転
送するシステムに関する。更に詳細には、本発明は、イ
ンタフェースケーブルで相互接続された第１の装置から
第２の装置へのデータ転送を、該第２の装置から一定周
期のインタフェース信号を該第１の装置で受信すること
によって開始し、これと同時に転送データを該第２の装
置側で受信するためのゲート信号として一定周期のイン
タフェース信号を該第１の装置より送出する構成のデー
タ転送システムに関する。
送するシステムに関する。更に詳細には、本発明は、イ
ンタフェースケーブルで相互接続された第１の装置から
第２の装置へのデータ転送を、該第２の装置から一定周
期のインタフェース信号を該第１の装置で受信すること
によって開始し、これと同時に転送データを該第２の装
置側で受信するためのゲート信号として一定周期のイン
タフェース信号を該第１の装置より送出する構成のデー
タ転送システムに関する。
第１図のシステム構成を有するデータ転送システムを例
として、従来技術を説明する。
として、従来技術を説明する。
第１図において、１は処理装ｆ（ＣＰ Ｕ ）で、これ
にインタフェースケーブル５を介して磁気ディスク制御
装置（ＤＫＣ）２が接続されている。
にインタフェースケーブル５を介して磁気ディスク制御
装置（ＤＫＣ）２が接続されている。
このＤＫＣ２には、インタフェースケーブル６αを介し
て磁気ディスクストリング装置ｆ（Ｄ Ｓ ｃ ）８α
が接続され、更にインタフェースケーブル６ｈを介して
磁気ディスクストリング装置（Ｄ８Ｃ）８ｂが接続され
ている。このインタフェースケーブル６α、６ｂの長さ
は、システムの設置状況に応じて決まるもので、システ
ム毎に相当大幅に変化する。ＤＳＣ８αにはインタフェ
ースケーブル７αを介して磁気ディスタ装置（ＤＫＵ）
４αが１１台以上接続され、またＤＳＣ３ｂにはインタ
フェースケーブル７ｂを介してＤＫＵ４ｂが１台以上接
続されている。
て磁気ディスクストリング装置ｆ（Ｄ Ｓ ｃ ）８α
が接続され、更にインタフェースケーブル６ｈを介して
磁気ディスクストリング装置（Ｄ８Ｃ）８ｂが接続され
ている。このインタフェースケーブル６α、６ｂの長さ
は、システムの設置状況に応じて決まるもので、システ
ム毎に相当大幅に変化する。ＤＳＣ８αにはインタフェ
ースケーブル７αを介して磁気ディスタ装置（ＤＫＵ）
４αが１１台以上接続され、またＤＳＣ３ｂにはインタ
フェースケーブル７ｂを介してＤＫＵ４ｂが１台以上接
続されている。
ＤＫＣ２とＤＳＣ８α、８ｂとの間のインタフェース信
号を第２図に示す。これらは一般的であるので、詳細は
説明しない。
号を第２図に示す。これらは一般的であるので、詳細は
説明しない。
データはＣＰＵ１のプログラム制御の下に、ＤＫＣ２お
よびＤＳＣ８（８α、８ｂ）を介して特定のＤＫＵ４（
４α、４ｂ）とＣＰＵ１との間で転送される。ＤＫＣ２
の機能はＣＰＵ１から出される命令を解読することであ
る。これらの命令に応じてＤＫＣ２は一連の命令をＤＳ
Ｃ８へ送る。
よびＤＳＣ８（８α、８ｂ）を介して特定のＤＫＵ４（
４α、４ｂ）とＣＰＵ１との間で転送される。ＤＫＣ２
の機能はＣＰＵ１から出される命令を解読することであ
る。これらの命令に応じてＤＫＣ２は一連の命令をＤＳ
Ｃ８へ送る。
命令は２つの種類に分けられる。即ち１つは、特定のＤ
ＫＵによる実際の読取り書込み動作を命令するもの（リ
ード／ライト）であり、もう１つは、特定のＤＫＵ４や
ＤＳＣ８を選択すること（セレクト）や、ヘッドを特定
のトラックに位置づける３１ こと（アクセス）、特定のＤＫＵ４若しくはＤＳＣ８に
関するスティタス情報を得ること（センス）など種々の
制御動作を命するものである。
ＫＵによる実際の読取り書込み動作を命令するもの（リ
ード／ライト）であり、もう１つは、特定のＤＫＵ４や
ＤＳＣ８を選択すること（セレクト）や、ヘッドを特定
のトラックに位置づける３１ こと（アクセス）、特定のＤＫＵ４若しくはＤＳＣ８に
関するスティタス情報を得ること（センス）など種々の
制御動作を命するものである。
ＣＰＵＩから成るＤＫＵ４へのデータ転送は、第８図に
示す様に、ＤＳ０８がＤＫＣ２へ５ＹＮＣＩＮ信号を送
ることで開始される。ＤＫＣ２は５ＹＮＣＩＮ信号を受
取ると、ＢＵＳＯＵＴにデータバイトを送出し、同時に
８ＹＮＣＯＵＴ信号を生ずる。ＤＳＣ８は８ＹＮＣＯＵ
Ｔ信号を用いてＢＵＳ ＯＵＴのデータを内部のレジ
スタヘゲートする。最後のデータバイトが転送されるま
でＤ８Ｃ８はＤＫ（ｌへ５ＹＮＣＩＮを繰返し送る。Ｄ
８Ｃ８は、受信したデータを直列データに変換し、指定
されたＤ Ｋ Ｕ ４へ送る。
示す様に、ＤＳ０８がＤＫＣ２へ５ＹＮＣＩＮ信号を送
ることで開始される。ＤＫＣ２は５ＹＮＣＩＮ信号を受
取ると、ＢＵＳＯＵＴにデータバイトを送出し、同時に
８ＹＮＣＯＵＴ信号を生ずる。ＤＳＣ８は８ＹＮＣＯＵ
Ｔ信号を用いてＢＵＳ ＯＵＴのデータを内部のレジ
スタヘゲートする。最後のデータバイトが転送されるま
でＤ８Ｃ８はＤＫ（ｌへ５ＹＮＣＩＮを繰返し送る。Ｄ
８Ｃ８は、受信したデータを直列データに変換し、指定
されたＤ Ｋ Ｕ ４へ送る。
５ＹＮＣＩＮ信号と５ＹＮＣＯＵＴ信号に関係する回路
構成の一例を第５図に示す。ＤＳＣＢ内の送信回路８よ
り送出された８ＹＮＣＩＮ信号は、インタフェースケー
ブルを通じてＤＫＣ２の受信回路９で受信され、フリッ
プ７０ツブ１０のセット入力に与えられる。このフリッ
プフロップ１０の”ｌ′″出力は送信回路１１を介して
５ＹＮＣＯＵＴ信号としてインタフェースケーブルへ送
出される。ＤＳＣ８は、受信回路１２で受信した５ＹＮ
ＣＩＮ信号によってデータバス（ＢＵＳ ０ＵＴ）上
のデータバイトをゲートして受信レジスタ１８にラッチ
する。
構成の一例を第５図に示す。ＤＳＣＢ内の送信回路８よ
り送出された８ＹＮＣＩＮ信号は、インタフェースケー
ブルを通じてＤＫＣ２の受信回路９で受信され、フリッ
プ７０ツブ１０のセット入力に与えられる。このフリッ
プフロップ１０の”ｌ′″出力は送信回路１１を介して
５ＹＮＣＯＵＴ信号としてインタフェースケーブルへ送
出される。ＤＳＣ８は、受信回路１２で受信した５ＹＮ
ＣＩＮ信号によってデータバス（ＢＵＳ ０ＵＴ）上
のデータバイトをゲートして受信レジスタ１８にラッチ
する。
さて、ＤＳＣ８から５ＹＮＣＩＮ信号が出てから、５Ｙ
ＮＣＯＵＴ信号がＤｓ０８に到達するまでの伝搬時間は
、ＤＳＣ８とＤＫＣＺＯ間のインタフェースケーブル６
（６α、６ｂ）の長さに左右される。そしてこのインタ
フェースケーブル６の長さは、システムの設置状況によ
って変化するものである。また、５ＹＮＣＩＮ信号の周
期Ｔはデータ転送速度で決まる。ＤＳＣ８が受信データ
を受信後直ちにＤＫＵへ送出する構成の場合、ＤＫＣ２
はＤ８Ｃ８が５ＹＮＣＩＮ信号を出してから１時間以内
に、５ＹＮＣＯＵＴ信号およびデータバイトがＤ８Ｃ８
に到達するように送信タイミングを制御しなければなら
ない。
ＮＣＯＵＴ信号がＤｓ０８に到達するまでの伝搬時間は
、ＤＳＣ８とＤＫＣＺＯ間のインタフェースケーブル６
（６α、６ｂ）の長さに左右される。そしてこのインタ
フェースケーブル６の長さは、システムの設置状況によ
って変化するものである。また、５ＹＮＣＩＮ信号の周
期Ｔはデータ転送速度で決まる。ＤＳＣ８が受信データ
を受信後直ちにＤＫＵへ送出する構成の場合、ＤＫＣ２
はＤ８Ｃ８が５ＹＮＣＩＮ信号を出してから１時間以内
に、５ＹＮＣＯＵＴ信号およびデータバイトがＤ８Ｃ８
に到達するように送信タイミングを制御しなければなら
ない。
しかして、データ転送速度が８メガバイト／秒（４）
のシステムの場合、上記の周期Ｔは８８８７Ｌ、？
であり、またインタ７エールケーブル６として用いられ
るケーブルの単位長（１ｍ）当りの伝搬遅延時間は５ｒ
Ｌ、？程度である。したがって、インタフェースケーブ
ル６の長さは約ａｏｍ以下に制限する必要がある。
であり、またインタ７エールケーブル６として用いられ
るケーブルの単位長（１ｍ）当りの伝搬遅延時間は５ｒ
Ｌ、？程度である。したがって、インタフェースケーブ
ル６の長さは約ａｏｍ以下に制限する必要がある。
ところが、実際のシステムでは、８０ｒｎ以上の長さの
インタフェースケーブルが必要となる状況が多い。これ
に対処理するために、従来はＤ８Ｃ８側に受信データを
蓄積するだめのデータバッファを何段か設けている。
インタフェースケーブルが必要となる状況が多い。これ
に対処理するために、従来はＤ８Ｃ８側に受信データを
蓄積するだめのデータバッファを何段か設けている。
例えばデータバッファを２段設けた場合、第４図に示す
ように、ＤＳＣ８から８ＹＮＣＩＮ信号を出してから５
ＹＮＣＯＵＴ信号がＤＳＣ８に到達するまでの遅延時間
は、最大２Ｔまで許容されることになる。これは、イン
タフェースケーブル６を約ｅｏｍｔで許容できることを
意味する。
ように、ＤＳＣ８から８ＹＮＣＩＮ信号を出してから５
ＹＮＣＯＵＴ信号がＤＳＣ８に到達するまでの遅延時間
は、最大２Ｔまで許容されることになる。これは、イン
タフェースケーブル６を約ｅｏｍｔで許容できることを
意味する。
同様に、データバッファを８段設ければ、遅延時間は最
大８Ｔまで許容でき、約９０ｍまでの長さのインタフェ
ースケーブルまで許容されることになる。
大８Ｔまで許容でき、約９０ｍまでの長さのインタフェ
ースケーブルまで許容されることになる。
このように、従来はＤ８Ｃ３内にデータバッファを何段
か設けることにより、インタフェースケーブル６の長短
に対処している。
か設けることにより、インタフェースケーブル６の長短
に対処している。
本発明は、上述のような何段ものデータバッファを設け
ることなく、インタフェースケーブルの長さの変化に柔
軟に対応できるデータ転送システムを提供することを目
的とするものである。
ることなく、インタフェースケーブルの長さの変化に柔
軟に対応できるデータ転送システムを提供することを目
的とするものである。
しかして本発明は、インタフェースケーブルで相互接続
された第１と第２の装置を有し、第１の装置は、第２の
装置から一定周期の第１のインタフェース信号を受信す
ると第２の装置へのデータ転送を開始し、同時に転送デ
ータを第２の装置側で受信するためのゲート信号として
一定周期の第２のインタフェース信号を送出するような
データ転送システムにおいて、第１の装置に遅延時間が
可変の信号遅延手段を設け、第２の装置から受信した第
１のインタフェース信号をこの信号遅延手段によりイン
タフェースケーブルの長さに応じた時間だけ遅延した信
号を第２のインタフェース信゛（力 。
された第１と第２の装置を有し、第１の装置は、第２の
装置から一定周期の第１のインタフェース信号を受信す
ると第２の装置へのデータ転送を開始し、同時に転送デ
ータを第２の装置側で受信するためのゲート信号として
一定周期の第２のインタフェース信号を送出するような
データ転送システムにおいて、第１の装置に遅延時間が
可変の信号遅延手段を設け、第２の装置から受信した第
１のインタフェース信号をこの信号遅延手段によりイン
タフェースケーブルの長さに応じた時間だけ遅延した信
号を第２のインタフェース信゛（力 。
号として第１の装置より送出させる構成を特徴とするも
のである。
のである。
以下、第１図の構成のシステムに適用した場合を例にし
て、本発明を具体的に説明する。
て、本発明を具体的に説明する。
第６図はＤＫＣＺ（第１図）の本発明に直接関係する回
路部分のみを示す。本図において、１１１はアドレスレ
ジスタであり、ＤＫＣアドレス、ＤＳＣアドレス、ＤＫ
Ｕアドレスの８つのフィールドから成る。このアドレス
レジスタ１１１は従来からＴ）ＫＣ２に設けられている
ものである。アドレスレジスタ１１１のＤＳＣアドレス
・フィールドの内容はアドレスデコーダ１１２に入力さ
れ、解読される。ここでは、ＤＫ（ｌにＤＳＣ８が最高
４台まで接続できるものとし、アドレスデコーダ１１２
はα〜ｄの４つの出力を有する。第１図のシステム構成
の場合、ＤＳＣ８αが指定されるときはアドレスデコー
ダ１１２の出力αに信号が出され、ＤＳｃａｂが指定さ
れるときは出力すに信号が出されることになる。
路部分のみを示す。本図において、１１１はアドレスレ
ジスタであり、ＤＫＣアドレス、ＤＳＣアドレス、ＤＫ
Ｕアドレスの８つのフィールドから成る。このアドレス
レジスタ１１１は従来からＴ）ＫＣ２に設けられている
ものである。アドレスレジスタ１１１のＤＳＣアドレス
・フィールドの内容はアドレスデコーダ１１２に入力さ
れ、解読される。ここでは、ＤＫ（ｌにＤＳＣ８が最高
４台まで接続できるものとし、アドレスデコーダ１１２
はα〜ｄの４つの出力を有する。第１図のシステム構成
の場合、ＤＳＣ８αが指定されるときはアドレスデコー
ダ１１２の出力αに信号が出され、ＤＳｃａｂが指定さ
れるときは出力すに信号が出されることになる。
さて、ＤＫＣＺには可変遅延回路１１Ｂと、この（８）
可変遅延回路１１３の遅延時間を設定するための遅延時
間設定回路１１４とが設けられる。可変遅延回路１１８
は、ここでは３００Ｗ、ｒの遅延時間を持つ信号遅延素
子１１５１Ｚ、 １１５ｈ、 １１５Ｃから成る。イン
タフェースケーブル６を介してＤＳＣ３から送られてく
る５ＹＮＣＩＮ信号は信号遅延素子１１５αに直接入力
され、この信号遅延素子１１５αの出力信号は次の信号
遅延素子１１５ ｈに入力され、その出力信号は信号遅
延素子１１５Ｃに入力される。
間設定回路１１４とが設けられる。可変遅延回路１１８
は、ここでは３００Ｗ、ｒの遅延時間を持つ信号遅延素
子１１５１Ｚ、 １１５ｈ、 １１５Ｃから成る。イン
タフェースケーブル６を介してＤＳＣ３から送られてく
る５ＹＮＣＩＮ信号は信号遅延素子１１５αに直接入力
され、この信号遅延素子１１５αの出力信号は次の信号
遅延素子１１５ ｈに入力され、その出力信号は信号遅
延素子１１５Ｃに入力される。
遅延時間設定回路１１４には、設定スイッチ１１６α。
１１６４、１１６Ｃ，１１６ｄが設けられており、各設
定スイッチ１１６ａ−１１６ｄの４つの入力接点には、
信号遅延素子１１５αの入力端子、出力端子、信号遅延
素子１１５Ｃの入力端子、出力端子がそれぞれ図示のよ
うに接続されている。各設定スイッチ１］、６ａ〜１１
６Ｃの出力接点は、その可動接点１１９によって４つの
入力接点の１つに切替え接続される。
定スイッチ１１６ａ−１１６ｄの４つの入力接点には、
信号遅延素子１１５αの入力端子、出力端子、信号遅延
素子１１５Ｃの入力端子、出力端子がそれぞれ図示のよ
うに接続されている。各設定スイッチ１］、６ａ〜１１
６Ｃの出力接点は、その可動接点１１９によって４つの
入力接点の１つに切替え接続される。
１１７α〜１１７ｄはアドレスデコーダ１１２の出力α
〜ｄによって設定スイッチ１１６ａ〜１１６ｄ の出
力を選択的にゲートするだめのアンドゲートで、七の出
力はオアゲー）１１８でオアされて５ＹＮＣＯＵＴ信号
としてインタフェースケーブル６へ送出される。
〜ｄによって設定スイッチ１１６ａ〜１１６ｄ の出
力を選択的にゲートするだめのアンドゲートで、七の出
力はオアゲー）１１８でオアされて５ＹＮＣＯＵＴ信号
としてインタフェースケーブル６へ送出される。
今、データ転送速凹が８メガバイト／秒、インタフェー
スケーブル６（６σ、（５ｈ）の信刊伝搬遅延時間が５
ｎε／ｍとして、インタフェースケーブル６ａが１０ｍ
１インタフエースケーブル６αと６ｂの合計長が８０ｍ
の設置状況を劣える。ただし、ＤＫＣＺ、Ｄ８Ｃ８，Ｄ
ＫＵ４．（７）内部ノ伝搬遅延、ＤＳＣ８とＤＫＵ４．
間のケーブル７での伝搬遅延の彰響は常に一定であると
し、無視する。この場合、設定スイッチ１１６α（Ｄ８
Ｃ３αに対応）および設定スイッチ１１６ｂ（Ｄ Ｓ
Ｃ３ｂに対応）はそれぞれ図示のように設定する。
スケーブル６（６σ、（５ｈ）の信刊伝搬遅延時間が５
ｎε／ｍとして、インタフェースケーブル６ａが１０ｍ
１インタフエースケーブル６αと６ｂの合計長が８０ｍ
の設置状況を劣える。ただし、ＤＫＣＺ、Ｄ８Ｃ８，Ｄ
ＫＵ４．（７）内部ノ伝搬遅延、ＤＳＣ８とＤＫＵ４．
間のケーブル７での伝搬遅延の彰響は常に一定であると
し、無視する。この場合、設定スイッチ１１６α（Ｄ８
Ｃ３αに対応）および設定スイッチ１１６ｂ（Ｄ Ｓ
Ｃ３ｂに対応）はそれぞれ図示のように設定する。
ＤＳＣ８ｃＬへデータを転送する場合、ＤＳＣ８ａから
送出されだ５ＹＮＣＩＮ信号は５σＭ（＝１０７７１Ｘ
５ｎｓ／ｍ ）後にＤＫＣＺに達する。アドレスレジ
スタ１１１のＤＳＣアドレスハＤ Ｓ Ｃ８αを指定し
ているから、アドレスデコーダ１１２のα出力に信号が
出ており、アンドゲート１１７αを介して設定スイッチ
１１６αの出力が送出される状態である。設定スイッチ
１１６αは信号遅延素子１１５ｃの出力端に接続されて
いるから、５ＹＮＣＩＮ信号が９００ ｒＬ、Ｉ−だけ
遅延されて５ＹＮＣＯＵＴ信号としてＤＫＣ２より送出
される。この８ＹＮＣＯＵＴ信号はさらにインタフェー
スケーブル６αで５ＱｒＬｙ だけ遅延されてＤＳＣ
８αに到達する。つまり、ＤＳＣ８αは５ＹＮＣＩＮ信
号を送出してから１ｔｔｌ （＝５０ｎ！＋９００ｒＬ
ｌ＋５０ｎｓ ）後に５ＹＮＣＯＵＴ信号を受信するこ
とになる。
送出されだ５ＹＮＣＩＮ信号は５σＭ（＝１０７７１Ｘ
５ｎｓ／ｍ ）後にＤＫＣＺに達する。アドレスレジ
スタ１１１のＤＳＣアドレスハＤ Ｓ Ｃ８αを指定し
ているから、アドレスデコーダ１１２のα出力に信号が
出ており、アンドゲート１１７αを介して設定スイッチ
１１６αの出力が送出される状態である。設定スイッチ
１１６αは信号遅延素子１１５ｃの出力端に接続されて
いるから、５ＹＮＣＩＮ信号が９００ ｒＬ、Ｉ−だけ
遅延されて５ＹＮＣＯＵＴ信号としてＤＫＣ２より送出
される。この８ＹＮＣＯＵＴ信号はさらにインタフェー
スケーブル６αで５ＱｒＬｙ だけ遅延されてＤＳＣ
８αに到達する。つまり、ＤＳＣ８αは５ＹＮＣＩＮ信
号を送出してから１ｔｔｌ （＝５０ｎ！＋９００ｒＬ
ｌ＋５０ｎｓ ）後に５ＹＮＣＯＵＴ信号を受信するこ
とになる。
一方、ＤＳＣＢｂへデータを転送する場合は、ＤＳＣＢ
ｂより送出された５ＹＮＣＩＮ信号は４ＱＱｒＬ、ｒ（
＝５ｎ、ｐ／ｍｘ８Ｑｍ）後ＫＤＫＣ２に到達する。ア
ドレスデコーダ１１２のｂ出力に信号が出ており、設定
スイッチ１１６ｂが選択されるが、この設定スイッチ１
１６ｈは図示のように切替えられているから、８ＹＮＣ
ＩＮ信号が直ちに５ＹＮＣＯＵＴ信号としてＤＫＣＺよ
り送出される。この８ＹＮＣＯＵＴ信号はインタフェー
スケープｑυ・ ル（３ａ、６ｂで４００７ＬＪ だけ遅延後にＤＳＣＢ
ｂに到達する。つまり、ＤＥＣ８Ａは５ＹＮＣＩＮ信号
を送出しているから８００ル’（＝４００ｒＬ、？−１
−４００ｒＬＳ）後に５ＹＮＣＯＵＴ信号を受信するこ
とになる。
ｂより送出された５ＹＮＣＩＮ信号は４ＱＱｒＬ、ｒ（
＝５ｎ、ｐ／ｍｘ８Ｑｍ）後ＫＤＫＣ２に到達する。ア
ドレスデコーダ１１２のｂ出力に信号が出ており、設定
スイッチ１１６ｂが選択されるが、この設定スイッチ１
１６ｈは図示のように切替えられているから、８ＹＮＣ
ＩＮ信号が直ちに５ＹＮＣＯＵＴ信号としてＤＫＣＺよ
り送出される。この８ＹＮＣＯＵＴ信号はインタフェー
スケープｑυ・ ル（３ａ、６ｂで４００７ＬＪ だけ遅延後にＤＳＣＢ
ｂに到達する。つまり、ＤＥＣ８Ａは５ＹＮＣＩＮ信号
を送出しているから８００ル’（＝４００ｒＬ、？−１
−４００ｒＬＳ）後に５ＹＮＣＯＵＴ信号を受信するこ
とになる。
ここで、インタフェースケーブル６の最大長１００７に
の場合、つまる往復の信号伝搬遅延が１μ３の場合を、
ＤＳＣ８α、３ｂのタイミングの基準とする。そうする
と、ＤＳＣ８αが５ＹＮＣＩＮ信号を送出してから５Ｙ
ＮＣＯＵＴ信号を受信するまでの遅延時間は１μｓであ
るから、−Ｉ：、記の基準タイミングとの違いはゼロで
ある。またｉ） ８ Ｃ８ｂが５ＹＮＣＩＮ信号を送出
してから５ＹＮＣＯＵＴ信号を受信するまでの遅延時間
は８００ルＳである。その基準タイミングとの違いは２
００ル３であり、これは第１図のＴ（−８８８肘）より
小さい。したがって、ＤＳＣ３ａ、ｆｉｂはインタフェ
ースケーブル長の違いによる信号の伝搬遅延時間の差に
よる影響を、データバッファを特に設けなくても吸収す
ることができる。
の場合、つまる往復の信号伝搬遅延が１μ３の場合を、
ＤＳＣ８α、３ｂのタイミングの基準とする。そうする
と、ＤＳＣ８αが５ＹＮＣＩＮ信号を送出してから５Ｙ
ＮＣＯＵＴ信号を受信するまでの遅延時間は１μｓであ
るから、−Ｉ：、記の基準タイミングとの違いはゼロで
ある。またｉ） ８ Ｃ８ｂが５ＹＮＣＩＮ信号を送出
してから５ＹＮＣＯＵＴ信号を受信するまでの遅延時間
は８００ルＳである。その基準タイミングとの違いは２
００ル３であり、これは第１図のＴ（−８８８肘）より
小さい。したがって、ＤＳＣ３ａ、ｆｉｂはインタフェ
ースケーブル長の違いによる信号の伝搬遅延時間の差に
よる影響を、データバッファを特に設けなくても吸収す
ることができる。
（１２・
以上、本発明の一実施例について説明したが、本発明は
この実施例に限定されるものではなく、本発明の要旨を
逸脱しない限りにおいて種々の変形実施態様が許される
ことは１うまでもない。
この実施例に限定されるものではなく、本発明の要旨を
逸脱しない限りにおいて種々の変形実施態様が許される
ことは１うまでもない。
本発明は上述のように、受信側装置にデータバッファを
何段も設けることなく、受信側と送信側の装置間のイン
タフェースケーブルの長さの違いによる影響を吸収する
ことができ、データ転送システムの設置上の制約を従来
よりも低コストで除去できる効果がある。
何段も設けることなく、受信側と送信側の装置間のイン
タフェースケーブルの長さの違いによる影響を吸収する
ことができ、データ転送システムの設置上の制約を従来
よりも低コストで除去できる効果がある。
第１図は本発明の適用されるデータ転送システムの一例
を示す系統図、第２図は第１図中のＤＫＣとＤＥＣの間
のインタフェース信号を示す図、第８図および第４図は
ＤＥＣ側を観測点とした特定信号のタイミング関係を示
す図、第５図は５ＹＮＣＩＮ信号、５ＹＮＣＯＵＴ信号
の送受信に関係する回路の従来例を示す図、第６図は本
発明の一実施例を示すブロック図である。 ■・・・中央処理波ｆｉｔ（ＣＰＵ）、２．・・・磁気
ディスク制御装置（ＤＫＣ）、８α、９ｂ・・・磁気デ
ィスクストリング装［（ＤＳＣ）、４α、４ｈ・・・磁
気ディスク装置ｔ（ＤＫＵ）、１１１・・・アドレスレ
ジスタ、１１２−・・アドレスデコーダ、１１５Ｚ、
１１５ｂ、 ＩＬ５１？・・・信号遅延素子、１１６ａ
〜１】６ｄ・・・設定スイッチ、１１７α〜１１７ｄ・
・・アンドゲート、１１８・・・オアゲート。 代理人 弁理士 薄 １）利 幸 牙３図 ２４図 ５ＹＮＣＯＵＴ ２６図 １１
を示す系統図、第２図は第１図中のＤＫＣとＤＥＣの間
のインタフェース信号を示す図、第８図および第４図は
ＤＥＣ側を観測点とした特定信号のタイミング関係を示
す図、第５図は５ＹＮＣＩＮ信号、５ＹＮＣＯＵＴ信号
の送受信に関係する回路の従来例を示す図、第６図は本
発明の一実施例を示すブロック図である。 ■・・・中央処理波ｆｉｔ（ＣＰＵ）、２．・・・磁気
ディスク制御装置（ＤＫＣ）、８α、９ｂ・・・磁気デ
ィスクストリング装［（ＤＳＣ）、４α、４ｈ・・・磁
気ディスク装置ｔ（ＤＫＵ）、１１１・・・アドレスレ
ジスタ、１１２−・・アドレスデコーダ、１１５Ｚ、
１１５ｂ、 ＩＬ５１？・・・信号遅延素子、１１６ａ
〜１】６ｄ・・・設定スイッチ、１１７α〜１１７ｄ・
・・アンドゲート、１１８・・・オアゲート。 代理人 弁理士 薄 １）利 幸 牙３図 ２４図 ５ＹＮＣＯＵＴ ２６図 １１
Claims (1)
- Ｌ インタフェースケーブルで相互に接続された第１と
第２の装置を有し、該第１の装置は、該第２の装置から
一定周期の第１のインタフェース信号を受信すると該第
２の装置へのデータの転送を開始し、同時に該転送デー
タを該第２の装置側で受信するためのゲート信号として
一定周期の第２のインタフェース信号を送出するように
して成るデータ転送システムにおいて、該第１の装置は
遅延時間が可変の信号遅延手段を備え、該第２の装置か
ら受信した該第１のインタフェース信号を該信号遅延手
段によって該インタフェースケーブルの長さに応じた時
間だけ遅延した信号を該第２のインタフェース信号とし
て送出するよう構成されることを特徴とするデータ転送
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16285981A JPS5864530A (ja) | 1981-10-14 | 1981-10-14 | デ−タ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16285981A JPS5864530A (ja) | 1981-10-14 | 1981-10-14 | デ−タ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864530A true JPS5864530A (ja) | 1983-04-16 |
Family
ID=15762603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16285981A Pending JPS5864530A (ja) | 1981-10-14 | 1981-10-14 | デ−タ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301349A (ja) * | 1987-06-02 | 1988-12-08 | Hitachi Ltd | デ−タ転送方式 |
-
1981
- 1981-10-14 JP JP16285981A patent/JPS5864530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301349A (ja) * | 1987-06-02 | 1988-12-08 | Hitachi Ltd | デ−タ転送方式 |
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