JPS60176163A - 入出力ボ−ドのアドレス選択方式 - Google Patents
入出力ボ−ドのアドレス選択方式Info
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- JPS60176163A JPS60176163A JP3201884A JP3201884A JPS60176163A JP S60176163 A JPS60176163 A JP S60176163A JP 3201884 A JP3201884 A JP 3201884A JP 3201884 A JP3201884 A JP 3201884A JP S60176163 A JPS60176163 A JP S60176163A
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- JP
- Japan
- Prior art keywords
- address
- board
- output
- input
- boards
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はコモンバスに接続された複数の入出力ボードの
アドレス選択を行なう方式に関するものである。
アドレス選択を行なう方式に関するものである。
従来技術と問題点
数値制御装置等の制御機器においては、工作機械等の被
制御機器をコントロールする為のオン。
制御機器をコントロールする為のオン。
オフ信号等の出力信号や、被制御機器の各種状態を示す
オン、オフ信号等の入力信号は、コモンハスに接続され
た複数の入力ボード、出力ボードを介して行なわれる。
オン、オフ信号等の入力信号は、コモンハスに接続され
た複数の入力ボード、出力ボードを介して行なわれる。
上記コモンハスは、一般に、■データを伝送するための
少なくとも１本のデータ線 ■データを伝送する相手先を指定するためのアドレス線 ■データの読み／書きの区別、タイミングの制御等の制
御線 より構成されている。
少なくとも１本のデータ線 ■データを伝送する相手先を指定するためのアドレス線 ■データの読み／書きの区別、タイミングの制御等の制
御線 より構成されている。
この場合、データ伝送の相手先の指定は、アドレス線を
通じてコード化された相手先のアドレスを送ることによ
って行なわれ、コモンバスに接続された各ボードは、各
々アドレス線の状態を監視し、アドレス線の状態が自分
固有のアドレスと一致した時に自分がデータ伝送の相手
先として選択されたこきを認識する。この為、各入出力
ボードには固有のアドレスを割当てる必要があるが、一
方、数値制御装置等においては、同種類の人、出力ボー
ドを複数枚使用することがあり、この結果。
通じてコード化された相手先のアドレスを送ることによ
って行なわれ、コモンバスに接続された各ボードは、各
々アドレス線の状態を監視し、アドレス線の状態が自分
固有のアドレスと一致した時に自分がデータ伝送の相手
先として選択されたこきを認識する。この為、各入出力
ボードには固有のアドレスを割当てる必要があるが、一
方、数値制御装置等においては、同種類の人、出力ボー
ドを複数枚使用することがあり、この結果。
各ボードの固有アドレスを可変にしておく必要が生じる
。一般にこれは、各ボード毎のハードウェア上の設定に
よって実現されている。従って、同種類のボードであり
ながら、ボードを装着する際には各々にアドレス設定を
行なう必要があり、この設定が保守上の障害となってい
た。
。一般にこれは、各ボード毎のハードウェア上の設定に
よって実現されている。従って、同種類のボードであり
ながら、ボードを装着する際には各々にアドレス設定を
行なう必要があり、この設定が保守上の障害となってい
た。
発明の目的
本発明はこのような従来の欠点を改善したものであり、
その目的は、各ボードのアドレス設定を不要とし、保守
性を向上させることにある。
その目的は、各ボードのアドレス設定を不要とし、保守
性を向上させることにある。
発明の実施例
第１図は本発明の実施例の要部ブロック図であり、Ｉは
ＣＰＵボード、２はｌｌ＆ｔｌの出力ボード、３は隘２
の出力ボード、４はＮ［Ｌｉ２の入力ボード、５はアド
レス変換回路、６はコモンバスで、このコモンバス６は
アドレス線７．データ線８．制御線９から成る。ＣＰＵ
ボード１にはマイクロプロセッサ、所定のプログラム等
を記憶するＲＯＭ。
ＣＰＵボード、２はｌｌ＆ｔｌの出力ボード、３は隘２
の出力ボード、４はＮ［Ｌｉ２の入力ボード、５はアド
レス変換回路、６はコモンバスで、このコモンバス６は
アドレス線７．データ線８．制御線９から成る。ＣＰＵ
ボード１にはマイクロプロセッサ、所定のプログラム等
を記憶するＲＯＭ。
ＲＡＭ等が搭載され、マイクロプロセッサのアドレスバ
スはアドレス変換回路５に接続され、そのデータバスは
データ線８に接続され、その制御線は制御線９に接続さ
れる。アドレス変換回路５ば、ＣＰＵボード１から送出
されたアドレスをデコードして、スロット選択信号ｓ１
〜ｓ１６とポ、−ド内アドレスＢ＾とを発生し、ボード
内アドレスＢＡはアドレス線７に送出し、スロット選択
信号ｓｌ”ｓ１６は対応する入出力ボード２〜４に送出
する。即ち、スロット選択信号ｓ１を阻１の出力ボード
２に送出し、スロット選択信号ｓ２を隘２の出力ボード
３に送出し、スロット選択信号ｓ１６を１１ｈ１６の入
力ボード４に送出し、スロット選択信号８３〜ｓ１５を
図示しない残りの１３個の人、出力ボードに送出する。
スはアドレス変換回路５に接続され、そのデータバスは
データ線８に接続され、その制御線は制御線９に接続さ
れる。アドレス変換回路５ば、ＣＰＵボード１から送出
されたアドレスをデコードして、スロット選択信号ｓ１
〜ｓ１６とポ、−ド内アドレスＢ＾とを発生し、ボード
内アドレスＢＡはアドレス線７に送出し、スロット選択
信号ｓｌ”ｓ１６は対応する入出力ボード２〜４に送出
する。即ち、スロット選択信号ｓ１を阻１の出力ボード
２に送出し、スロット選択信号ｓ２を隘２の出力ボード
３に送出し、スロット選択信号ｓ１６を１１ｈ１６の入
力ボード４に送出し、スロット選択信号８３〜ｓ１５を
図示しない残りの１３個の人、出力ボードに送出する。
また、人、出力ボード２〜４には、後述するようにアド
レスデコーダ、各種ゲート回路、ラッチ回路等が搭載さ
れ、アドレス線７．データ線８．制御線９に接続される
と共に、スロット選択信号３１〜ｓ１６が伝送線により
入力される。
レスデコーダ、各種ゲート回路、ラッチ回路等が搭載さ
れ、アドレス線７．データ線８．制御線９に接続される
と共に、スロット選択信号３１〜ｓ１６が伝送線により
入力される。
第２図はアドレス変換回路５の実施例の要部ブロック図
である。ＣＰＵボード１から送出される］６ビツトのア
ドレスの上位１０ビツトはアドレスデコーダ２０に加え
られ、下位６ビツトがＲＯＭ２１に加えられる。アドレ
スデコーダ２０はＣＰＵボード１のマイクロプロセッサ
がＲＯＭ２１を選択する為のものである。ＲＯＭ２１は
、各人、出力ボード２〜４に１対１で対応した合計６４
の記憶領域を有し、各領域の上位４ピントにスロット選
択情１１ｓｄｌ〜５ｄ１６が記憶され、下位４ビア）・
にホード内アドレス情報ｂｃｌｌ−０〜ｂｄ１６−３が
記憶されている。ＲＯＭ２１は、アドレスデコーダ加で
選択されると、入力の６ビツトのアドレスで指定された
ナンバーの人。
である。ＣＰＵボード１から送出される］６ビツトのア
ドレスの上位１０ビツトはアドレスデコーダ２０に加え
られ、下位６ビツトがＲＯＭ２１に加えられる。アドレ
スデコーダ２０はＣＰＵボード１のマイクロプロセッサ
がＲＯＭ２１を選択する為のものである。ＲＯＭ２１は
、各人、出力ボード２〜４に１対１で対応した合計６４
の記憶領域を有し、各領域の上位４ピントにスロット選
択情１１ｓｄｌ〜５ｄ１６が記憶され、下位４ビア）・
にホード内アドレス情報ｂｃｌｌ−０〜ｂｄ１６−３が
記憶されている。ＲＯＭ２１は、アドレスデコーダ加で
選択されると、入力の６ビツトのアドレスで指定された
ナンバーの人。
出力ボードに対応する領域の記憶情報を出力するもので
、スロット選択情報ｓｄｌ〜５ｄ１６はデコーダ２１に
送出され、ボード内アドレス情１’１ｂｄｌ−０−ｂｄ
１６−３はキード内アドレスＢＡとしてアドレス線７に
送出される。デコーダ２２はスロット選択情ｒＩＶＪｓ
ｄｌ〜５ｄ１６をデコードして上述したスロット選択信
号ｓ１〜ｓ１６を発生するものである。なお、ＲＯＭ２
］の容量を増してデコーダ２２を省略しても良い。また
、ＲＯＭ ２１をＰＬＬで構成することもできる。
、スロット選択情報ｓｄｌ〜５ｄ１６はデコーダ２１に
送出され、ボード内アドレス情１’１ｂｄｌ−０−ｂｄ
１６−３はキード内アドレスＢＡとしてアドレス線７に
送出される。デコーダ２２はスロット選択情ｒＩＶＪｓ
ｄｌ〜５ｄ１６をデコードして上述したスロット選択信
号ｓ１〜ｓ１６を発生するものである。なお、ＲＯＭ２
］の容量を増してデコーダ２２を省略しても良い。また
、ＲＯＭ ２１をＰＬＬで構成することもできる。
更に、ＲＯＭ２１をＲＡ、Ｍｌこ置き換え、ＣＰＵボー
ド】から書込み可能としておけば、スロット選択情報ｓ
ｄ １〜５ｄ１６ 、ボード内アドレス情ｆｉｌｌｌｂ
ｄｌ −ｂｄ１６をシステム構成の変更に応じて書き換
えることができるので好適である。但し、この場合には
ＣＰＵボード１のデータ線８をＲＡＭのデータ入力に接
続する回路、ＲＡＭにアドレス変換データを書込んでい
る間はＮ［１２〜４の人出力ボードの動作をインヒビソ
トする回路が必要となる。
ド】から書込み可能としておけば、スロット選択情報ｓ
ｄ １〜５ｄ１６ 、ボード内アドレス情ｆｉｌｌｌｂ
ｄｌ −ｂｄ１６をシステム構成の変更に応じて書き換
えることができるので好適である。但し、この場合には
ＣＰＵボード１のデータ線８をＲＡＭのデータ入力に接
続する回路、ＲＡＭにアドレス変換データを書込んでい
る間はＮ［１２〜４の人出力ボードの動作をインヒビソ
トする回路が必要となる。
第３図は出力ボード２の実施例の要部ブロック図であり
、３０はアドレス線７のアドレスをデコードするデコー
ダで、その出力はアンド回路３１１〜３１４に入力され
る。アンド回路３１．〜３１．にば、制御線９からの書
込みタイミング信号ｗｔとスロット選択信号ｓｌも入力
され、その出力は対応するうソチ回路３２１〜３２４の
ラッチタイミング信号となる。ラッチ回路３２１〜３２
．の入力には、データ線８からのデータが加えられてお
り、その出力はコネクタ３３に送出される。データ線８
から８ビツトの並列データが送出される場合、ラッチ回
路３２ 。
、３０はアドレス線７のアドレスをデコードするデコー
ダで、その出力はアンド回路３１１〜３１４に入力され
る。アンド回路３１．〜３１．にば、制御線９からの書
込みタイミング信号ｗｔとスロット選択信号ｓｌも入力
され、その出力は対応するうソチ回路３２１〜３２４の
ラッチタイミング信号となる。ラッチ回路３２１〜３２
．の入力には、データ線８からのデータが加えられてお
り、その出力はコネクタ３３に送出される。データ線８
から８ビツトの並列データが送出される場合、ラッチ回
路３２ 。
〜３２４の容量も８ビツトにしておくものであり、ラン
チされた８ビツトのデータは並列に取出されてコネクタ
３３に出力される。上記コネクタ３３には図示しないリ
レー回路等が接続され、ランチ回路のラッチ内容に応じ
た制御が行なわれる。なお、３４はコネクタ、３５は基
板である。
チされた８ビツトのデータは並列に取出されてコネクタ
３３に出力される。上記コネクタ３３には図示しないリ
レー回路等が接続され、ランチ回路のラッチ内容に応じ
た制御が行なわれる。なお、３４はコネクタ、３５は基
板である。
第４図は入力ボード４の実施例の要部ブロック図であり
、４０はアドレス線７のアドレスをデコーダするデコー
ダで、その出力はアンド回路４１、〜４１４に入力され
る。アンド回路４１１〜４１４には、制御線９からの読
出しタイミング信号ｒｔとスロット選択信号ｓ１６も入
力され、その出力は対応するアンド回路４２１〜４２４
のゲート信号となる。アンド回路４２１〜４２４の他の
入力には、ラッチ回路４３１〜４３４の出力が加えられ
ており、その出力はコネクタ４５を介してデータ線８に
送出される。ランチ回路４３１〜４３４の入力はコネク
タ４４に接続され、コネクタ４４に工作機械等の被制御
機器からの接点情報等が入力される。なお、４６は基板
である。
、４０はアドレス線７のアドレスをデコーダするデコー
ダで、その出力はアンド回路４１、〜４１４に入力され
る。アンド回路４１１〜４１４には、制御線９からの読
出しタイミング信号ｒｔとスロット選択信号ｓ１６も入
力され、その出力は対応するアンド回路４２１〜４２４
のゲート信号となる。アンド回路４２１〜４２４の他の
入力には、ラッチ回路４３１〜４３４の出力が加えられ
ており、その出力はコネクタ４５を介してデータ線８に
送出される。ランチ回路４３１〜４３４の入力はコネク
タ４４に接続され、コネクタ４４に工作機械等の被制御
機器からの接点情報等が入力される。なお、４６は基板
である。
ＣＰＵボード１内のマイクロプロセッサのアドレス空間
は、例えば第５図に示すものであり、０１００〜０１３
Ｆまでの６４バイトの領域が人、出力ボード用に割当て
られている。そして、その上位４バイトがＮａｌの出力
ポート２に（各バイトはランチ回Ｍ＆３ｚ＋〜３２４に
１対１で対応する。以下同じ）、次の４バイトが隘２の
出力ボード３に、下位４バイトがＮｏ、１６の入力ボー
ド４に割当てられ、残りのバイトが１ｌｈ３〜漱１５の
人、出力ボードにそれぞれ割当てられている。マイクロ
プロセッサが人、出力ボートをアクセスするときは上記
領域のアドレスをＣＰＵボード１から送出するものであ
る。また、データをデータ線８に送出し、書込みタイミ
ング信号１或は続出しタイミング信号ｒｔを制御線９に
送出する。例えば、出力ボード２のラッチ回路３２ 、
のデータを書き換える場合、ＣＰＵボード１からアドレ
ス０１００がアドレス変換回路５に送出される。アドレ
ス変換回路５では、第２図に示したように、該アドレス
の上位１２ビツトがアドレスデコーダ２０でデコードさ
れることによりＲＯＭ２１が選択され、該アドレスの下
位４ビツトにより陥１の出力ボード用のスロット選択情
報ｓｄｉとボード内アドレス情報ｂｄｌ−０とがＲＯＭ
２１から読出される。この結果、デコーダ２２からスロ
ット選択信号ｓｌが出力ボード２に送出され、ボード内
アドレス情１１ｂｄｌ−０がアドレス線７に送出される
。出力ボード２内におけるアドレスデコーダ３０は、入
力されたボード内アドレス情報ｂｄｌ−０をデコードし
てアンド回路３１．への出力を１”とするものであり、
アンド回路３１１はスロット選択信号Ｓ１及び書込みタ
イミング信号が入力されたときその出力を１”とし、ラ
ンチ回路３２１にランチタイミング信号を送出する。こ
のタイミングで、ランチ回路３２１にデータ線のデータ
がランチされることになる。他のランチ回路３２２〜３
２４への書込み及び他の出力ボード内のランチ回路への
書込みも同様に行なわれる。また、入力ボード４のラン
チ回路４３１〜４３．のラッチ情報を読取る場合のアド
レス選択も上記書込み時と同様に行なわれる。
は、例えば第５図に示すものであり、０１００〜０１３
Ｆまでの６４バイトの領域が人、出力ボード用に割当て
られている。そして、その上位４バイトがＮａｌの出力
ポート２に（各バイトはランチ回Ｍ＆３ｚ＋〜３２４に
１対１で対応する。以下同じ）、次の４バイトが隘２の
出力ボード３に、下位４バイトがＮｏ、１６の入力ボー
ド４に割当てられ、残りのバイトが１ｌｈ３〜漱１５の
人、出力ボードにそれぞれ割当てられている。マイクロ
プロセッサが人、出力ボートをアクセスするときは上記
領域のアドレスをＣＰＵボード１から送出するものであ
る。また、データをデータ線８に送出し、書込みタイミ
ング信号１或は続出しタイミング信号ｒｔを制御線９に
送出する。例えば、出力ボード２のラッチ回路３２ 、
のデータを書き換える場合、ＣＰＵボード１からアドレ
ス０１００がアドレス変換回路５に送出される。アドレ
ス変換回路５では、第２図に示したように、該アドレス
の上位１２ビツトがアドレスデコーダ２０でデコードさ
れることによりＲＯＭ２１が選択され、該アドレスの下
位４ビツトにより陥１の出力ボード用のスロット選択情
報ｓｄｉとボード内アドレス情報ｂｄｌ−０とがＲＯＭ
２１から読出される。この結果、デコーダ２２からスロ
ット選択信号ｓｌが出力ボード２に送出され、ボード内
アドレス情１１ｂｄｌ−０がアドレス線７に送出される
。出力ボード２内におけるアドレスデコーダ３０は、入
力されたボード内アドレス情報ｂｄｌ−０をデコードし
てアンド回路３１．への出力を１”とするものであり、
アンド回路３１１はスロット選択信号Ｓ１及び書込みタ
イミング信号が入力されたときその出力を１”とし、ラ
ンチ回路３２１にランチタイミング信号を送出する。こ
のタイミングで、ランチ回路３２１にデータ線のデータ
がランチされることになる。他のランチ回路３２２〜３
２４への書込み及び他の出力ボード内のランチ回路への
書込みも同様に行なわれる。また、入力ボード４のラン
チ回路４３１〜４３．のラッチ情報を読取る場合のアド
レス選択も上記書込み時と同様に行なわれる。
第６図はｃｐｕボード及び人、出力ポート′を収納する
パックパネルの概略構成図であり、バンクパネル６０に
はＣＰＵボード１を挿入する為のスロット６１と、出力
ボードを挿入する為の例えば８個のスロット６２１〜６
２８と、入力ボードを挿入する為の例えば８個のスロッ
ト６３１〜６３ｇが設げられており、ハックパネル６０
の内面にば各溝に対応したコネクタ６４が取付けられて
いる。各コネクタ６４はコモンバス及びスロット選択信
号ｓ１〜ｓ１６の伝送線と、スロットに挿入されるボー
ト′に設けられたコネクタ３４．４５とを接続する為の
ものであり、これにより各ボードがコモンバス及びスロ
ット選択信号ｓ１〜ｓ１６の伝送線と接続される。いず
れのスロット選択信号ｓ１〜ｓ１６がコネクタ６４に接
続されるかは予め定められているものであり、アドレス
変換回路５のＲＯＭ２１の内容が予め定められている場
合、挿入するスロットの位置によって人。
パックパネルの概略構成図であり、バンクパネル６０に
はＣＰＵボード１を挿入する為のスロット６１と、出力
ボードを挿入する為の例えば８個のスロット６２１〜６
２８と、入力ボードを挿入する為の例えば８個のスロッ
ト６３１〜６３ｇが設げられており、ハックパネル６０
の内面にば各溝に対応したコネクタ６４が取付けられて
いる。各コネクタ６４はコモンバス及びスロット選択信
号ｓ１〜ｓ１６の伝送線と、スロットに挿入されるボー
ト′に設けられたコネクタ３４．４５とを接続する為の
ものであり、これにより各ボードがコモンバス及びスロ
ット選択信号ｓ１〜ｓ１６の伝送線と接続される。いず
れのスロット選択信号ｓ１〜ｓ１６がコネクタ６４に接
続されるかは予め定められているものであり、アドレス
変換回路５のＲＯＭ２１の内容が予め定められている場
合、挿入するスロットの位置によって人。
出力ボードのアドレスが一義的に決定される。従って、
従来のように各人、出力ボード上のハードウェアを変更
することによりアドレス設定する必要はない。この為、
例えばある人、出力ボードが故障した為交換するときは
、故障した人、出力ボードを抜き取り、そのスロットに
新しい人、出力ボードを挿入するだけで済むことになり
、保守が極めて容易になるものである。
従来のように各人、出力ボード上のハードウェアを変更
することによりアドレス設定する必要はない。この為、
例えばある人、出力ボードが故障した為交換するときは
、故障した人、出力ボードを抜き取り、そのスロットに
新しい人、出力ボードを挿入するだけで済むことになり
、保守が極めて容易になるものである。
なお、以上の実施例では、各人、出力ボードに４アドレ
スを割当てたが、任意のアドレスを割当てることができ
るものである。例えば、幾つかの出力ボードは４アドレ
ス用とし、他の幾つかの出力ボードは３アドレス用とす
るように、アドレス数の異なる人、出力ボードを混在さ
せてシステムを構成する場合、４アドレス用の人、出力
ボードは全て同一構成で済み、３アドレス用の人、出力
ボードも全て同一構成とすることができ、アドレス変換
回路５のＲＯＭ ２１の内容を書換えることにより容易
に対処することが可能である。
スを割当てたが、任意のアドレスを割当てることができ
るものである。例えば、幾つかの出力ボードは４アドレ
ス用とし、他の幾つかの出力ボードは３アドレス用とす
るように、アドレス数の異なる人、出力ボードを混在さ
せてシステムを構成する場合、４アドレス用の人、出力
ボードは全て同一構成で済み、３アドレス用の人、出力
ボードも全て同一構成とすることができ、アドレス変換
回路５のＲＯＭ ２１の内容を書換えることにより容易
に対処することが可能である。
発明の詳細
な説明したように、本発明は、コモンバスに接続された
複数個の人、出力ボード内の任意のアドレスを選択する
入出力ボードのアドレス選択方式において、ＣＰＵボー
ドのマイクロプロセッサから出力される前記入出力ボー
ドをアクセスする為のアドレスからスロット選択信号と
ボード内アドレスとを発生ずるプログラマブルなアドレ
ス変換回路を設け、該アドレス変換回路の久ロット選択
信号により前記複数個の人、出力ボードの中から一つの
人、出力ボードを選択し、該選択された人、出力ボード
内の一つのアドレスを前記アドレス変換回路から前記コ
モンバスに出力されたボード内アドレスにより選択する
ようにしたものであり、自ボードが選択されたか否かは
前記スロット選択信号で判別できるから、コモンバスに
送出する前記ボード内アドレスを各人、出力ボード間で
重複した内容とすることができ、従って、各人。
複数個の人、出力ボード内の任意のアドレスを選択する
入出力ボードのアドレス選択方式において、ＣＰＵボー
ドのマイクロプロセッサから出力される前記入出力ボー
ドをアクセスする為のアドレスからスロット選択信号と
ボード内アドレスとを発生ずるプログラマブルなアドレ
ス変換回路を設け、該アドレス変換回路の久ロット選択
信号により前記複数個の人、出力ボードの中から一つの
人、出力ボードを選択し、該選択された人、出力ボード
内の一つのアドレスを前記アドレス変換回路から前記コ
モンバスに出力されたボード内アドレスにより選択する
ようにしたものであり、自ボードが選択されたか否かは
前記スロット選択信号で判別できるから、コモンバスに
送出する前記ボード内アドレスを各人、出力ボード間で
重複した内容とすることができ、従って、各人。
出力ボード内に設けられる前記ボード内アドレスをデコ
ードするデコードの構成を同一にすることができるから
、従来要した各人、出力ボード上でのアドレス設定を省
略でき、保守性が向上するものである。また、システム
構成に応じてアドレス変換回路の変換内容を定義するこ
とによって、アドレス数の異なる人、出力ボードが混在
する場合であってもマイクロプロセッサのアドレス空間
を有効に使用することができる利点がある。
ードするデコードの構成を同一にすることができるから
、従来要した各人、出力ボード上でのアドレス設定を省
略でき、保守性が向上するものである。また、システム
構成に応じてアドレス変換回路の変換内容を定義するこ
とによって、アドレス数の異なる人、出力ボードが混在
する場合であってもマイクロプロセッサのアドレス空間
を有効に使用することができる利点がある。
第１図は本発明の実施例の要部ブロック図、第２図はア
ドレス変換回路５の実施例の要部ブロック図、第３図は
出力ボード２の実施例の要部ブロック図、第４図は入力
ボード４の実施例の要部ブロック図、第５図はＣＰＵボ
ード１内のマイクロプロセッサのアドレス空間の説明図
、第６図はＣＰＵボード及び人、出力ボードを収納する
バックパネルの概略構成図である。 １はＣＰＵボード、２，３は出力ボード、４は入力ボー
ド、５はアドレス変換回路、６はコモンバス、７はアド
レス線、８はデータ線、９は制御線、 ５ｌ＝ｓ１６は
スロット選択信号である。 第１図 ｃｐｕ本−白
ドレス変換回路５の実施例の要部ブロック図、第３図は
出力ボード２の実施例の要部ブロック図、第４図は入力
ボード４の実施例の要部ブロック図、第５図はＣＰＵボ
ード１内のマイクロプロセッサのアドレス空間の説明図
、第６図はＣＰＵボード及び人、出力ボードを収納する
バックパネルの概略構成図である。 １はＣＰＵボード、２，３は出力ボード、４は入力ボー
ド、５はアドレス変換回路、６はコモンバス、７はアド
レス線、８はデータ線、９は制御線、 ５ｌ＝ｓ１６は
スロット選択信号である。 第１図 ｃｐｕ本−白
Claims (1)
- 【特許請求の範囲】 コモンバスに接続された複数個の人、出力ボード内の任
意のアドレスを選択する入出力ボードのアドレス選択方
式において、ＣＰＵボードのマイクロプロセッサから出
力される前記入出力ボードをアクセスする為のアドレス
からスロット選択信号とボード内アドレスとを発生する
プログラマブルなアドレス変換回路を設け、該アドレス
変換回路のスロット選択信号により前記複数個の人。 出力ボードの中から一つの人、出力ボードを選択し、該
選択された人、出力ボード内の一つのアドレスを前記ア
ドレス変換回路から前記コモンハスに出力されたボード
内アドレスにより選択することを特徴とする入出力ボー
ドのアドレス選択方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201884A JPS60176163A (ja) | 1984-02-22 | 1984-02-22 | 入出力ボ−ドのアドレス選択方式 |
| PCT/JP1985/000055 WO1985003786A1 (fr) | 1984-02-22 | 1985-02-08 | Procede de selection d'adresse dans une plaque d'entree-sortie |
| EP19850900773 EP0173746A4 (en) | 1984-02-22 | 1985-02-08 | SYSTEM FOR SELECTING AN ADDRESS IN AN INPUT / OUTPUT PANEL. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201884A JPS60176163A (ja) | 1984-02-22 | 1984-02-22 | 入出力ボ−ドのアドレス選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60176163A true JPS60176163A (ja) | 1985-09-10 |
Family
ID=12347117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3201884A Pending JPS60176163A (ja) | 1984-02-22 | 1984-02-22 | 入出力ボ−ドのアドレス選択方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0173746A4 (ja) |
| JP (1) | JPS60176163A (ja) |
| WO (1) | WO1985003786A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187952A (ja) * | 1986-02-14 | 1987-08-17 | Fujitsu Ltd | アドレス変換方式 |
| JPS6362062A (ja) * | 1986-09-03 | 1988-03-18 | Chino Corp | インタ−フエイス回路 |
| JPH01191204A (ja) * | 1988-01-26 | 1989-08-01 | Matsushita Electric Works Ltd | プログラマブルコントローラの外部入出力制御回路 |
| US4873521A (en) * | 1986-09-25 | 1989-10-10 | Siemens Aktiengesellschaft | Address administration unit of a multi-processor central control unit of a communications switching system |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4238075A1 (de) * | 1992-11-11 | 1994-05-19 | Siemens Ag | Anordnung zur Übertragung von Daten |
| EP0602276A1 (de) * | 1992-12-18 | 1994-06-22 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Programmierbare Adre dekoder |
| US5895480A (en) * | 1995-10-10 | 1999-04-20 | Holtek Microelectronics, Inc. | Method of and means for accessing an address by respectively substracting base addresses of memory integrated circuits from an access address |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5335338A (en) * | 1976-09-13 | 1978-04-01 | Hitachi Ltd | Address discrimination device |
| JPS55140926A (en) * | 1979-04-19 | 1980-11-04 | Idec Izumi Corp | Address controller of data processor |
| JPS5864531A (ja) * | 1981-10-13 | 1983-04-16 | Nec Corp | Ｉ／ｏアドレス制御方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4280176A (en) * | 1978-12-26 | 1981-07-21 | International Business Machines Corporation | Memory configuration, address interleaving, relocation and access control system |
| JPS57172430A (en) * | 1981-04-17 | 1982-10-23 | Yasuda Haruo | Address extending device of computer |
| JPS6028024B2 (ja) * | 1981-06-18 | 1985-07-02 | 富士電機株式会社 | 入出力インタ−フエ−ス装置 |
-
1984
- 1984-02-22 JP JP3201884A patent/JPS60176163A/ja active Pending
-
1985
- 1985-02-08 EP EP19850900773 patent/EP0173746A4/en not_active Ceased
- 1985-02-08 WO PCT/JP1985/000055 patent/WO1985003786A1/ja not_active Ceased
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335338A (en) * | 1976-09-13 | 1978-04-01 | Hitachi Ltd | Address discrimination device |
| JPS55140926A (en) * | 1979-04-19 | 1980-11-04 | Idec Izumi Corp | Address controller of data processor |
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| JPS6362062A (ja) * | 1986-09-03 | 1988-03-18 | Chino Corp | インタ−フエイス回路 |
| US4873521A (en) * | 1986-09-25 | 1989-10-10 | Siemens Aktiengesellschaft | Address administration unit of a multi-processor central control unit of a communications switching system |
| JPH01191204A (ja) * | 1988-01-26 | 1989-08-01 | Matsushita Electric Works Ltd | プログラマブルコントローラの外部入出力制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0173746A4 (en) | 1986-09-04 |
| WO1985003786A1 (fr) | 1985-08-29 |
| EP0173746A1 (en) | 1986-03-12 |
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