JPS5867060A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS5867060A JPS5867060A JP56165690A JP16569081A JPS5867060A JP S5867060 A JPS5867060 A JP S5867060A JP 56165690 A JP56165690 A JP 56165690A JP 16569081 A JP16569081 A JP 16569081A JP S5867060 A JPS5867060 A JP S5867060A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、バイボー２塵の半導体集積回路装置の製造
方法に関するものである。
方法に関するものである。
半導体集積回路装置の製造において素子面積を縮小させ
ることは、集積密度の向上のみならず、寄生容量の低減
化による高速動作を可能にする。
ることは、集積密度の向上のみならず、寄生容量の低減
化による高速動作を可能にする。
素子面積の縮小、なかでもベース面積の縮小のため、現
在、最も実用的な従来のバイポーラ型半導体集積回路装
置の製造方法の一例を第１図に示している。
在、最も実用的な従来のバイポーラ型半導体集積回路装
置の製造方法の一例を第１図に示している。
まず、第１図（４）に示すようにＰＷシリコン基板１に
Ｎ十堀込層２を形成した後、前記シリコン基板１上ＫＮ
型エピタキシヤル層３を形成する。
Ｎ十堀込層２を形成した後、前記シリコン基板１上ＫＮ
型エピタキシヤル層３を形成する。
次に、エピタキシャル層３の選択された表面に、熱成長
シリコン酸化膜４と窒化シリコン膜５からなる選択酸化
のためのマスク層６を形成する。そして、表面に窒化シ
リコン膜５を有しないエピタキシャル層３をエツチング
してＷ＃７を形成する。
シリコン酸化膜４と窒化シリコン膜５からなる選択酸化
のためのマスク層６を形成する。そして、表面に窒化シ
リコン膜５を有しないエピタキシャル層３をエツチング
してＷ＃７を形成する。
ここで、溝７の深さは、次の酸化工程において溝部に酸
化膜が体積が増大して形成されても、基板表面がほぼ平
坦となるように設定される。
化膜が体積が増大して形成されても、基板表面がほぼ平
坦となるように設定される。
次に、第１図（４）に示す基板を酸化処理すると、第１
図（６）のように分離酸化膜８が形成され、マスク層６
の下に、エピタキシャル層３からなるコレクタ領域ｓ”
、ｓ”が形成される。
図（６）のように分離酸化膜８が形成され、マスク層６
の下に、エピタキシャル層３からなるコレクタ領域ｓ”
、ｓ”が形成される。
次に、第１図（Ｑに示すように、マスク層６を除去し九
後、コレクタ領域３１にコレクタ抵抗低減量ＯＮ＋領域
（ディープコレクタ領域）９を形成して塩込層２と結合
させ、さらにコレクタ領域３′にベース抵抗低減用のＰ
＋領域（サイドベース領域）１０を形成する。
後、コレクタ領域３１にコレクタ抵抗低減量ＯＮ＋領域
（ディープコレクタ領域）９を形成して塩込層２と結合
させ、さらにコレクタ領域３′にベース抵抗低減用のＰ
＋領域（サイドベース領域）１０を形成する。
次に、第１図０に示すように、コレクタ領域３１にベー
ス領域１１を形成する。
ス領域１１を形成する。
次に、第１図（至）に示すように、ベース領域１１にエ
ミッタ領域１４を形成する。しかる後、フォラシュアウ
トを行うことによシ、同第１図（ト）に示すように、エ
ミッタおよびコレクタのコンタクト穴１３．１２を形成
する。
ミッタ領域１４を形成する。しかる後、フォラシュアウ
トを行うことによシ、同第１図（ト）に示すように、エ
ミッタおよびコレクタのコンタクト穴１３．１２を形成
する。
そして、次に、第１図いに示すようにベースのコンタク
ト穴を形成した後、配線金属からなる電極１５，１６．
１７を形成する。
ト穴を形成した後、配線金属からなる電極１５，１６．
１７を形成する。
このような製造方法において、ペース面積の縮小化は、
第２図に示すａとｂとｂｌの総和で制限される。
第２図に示すａとｂとｂｌの総和で制限される。
ａは電極１５と１６との間隔であ如、リソグラフィ最小
寸法で決定され、従来のホトリソグラフィでは２μが限
度である。
寸法で決定され、従来のホトリソグラフィでは２μが限
度である。
一方、ｂ 、 ｂ’は電極１５．１６とその間の酸化膜
１８との重な夛量である。
１８との重な夛量である。
クト穴とエミッタコンタクト穴を各々独立のマスク工程
で形成するため、酸化膜１８０幅が設計値からずれる懸
念がある。したがって、電極１５および１６を確実にベ
ースおよびエミッタコンタクト穴に被せるには、電極の
合せずれに加えて前記ベースとエミッタ各コンタクト穴
の合せずれを考慮した余裕を設定しなければならない。
で形成するため、酸化膜１８０幅が設計値からずれる懸
念がある。したがって、電極１５および１６を確実にベ
ースおよびエミッタコンタクト穴に被せるには、電極の
合せずれに加えて前記ベースとエミッタ各コンタクト穴
の合せずれを考慮した余裕を設定しなければならない。
すなわち、ｂおよびｂｌの値は１度のマスク合せ工程の
余裕よシも大きな値、たとえば２μを必要とする。
余裕よシも大きな値、たとえば２μを必要とする。
したがって、従来の製造方法では、ｂおよびｂ’の値の
増大によって、ペース面積の縮小化に限界があった。
増大によって、ペース面積の縮小化に限界があった。
この発明は上記の点に鑑みなされたもので、コンタクト
同士のずれを考慮する必要がなく、したがって最終的に
必ｌＩ表合せ余裕を大幅に減じることができるので、ペ
ース面積、ひいては素子面積の大幅な縮小を図ることが
できる半導体集積回路装置の製造方法を提供することを
目的とする。
同士のずれを考慮する必要がなく、したがって最終的に
必ｌＩ表合せ余裕を大幅に減じることができるので、ペ
ース面積、ひいては素子面積の大幅な縮小を図ることが
できる半導体集積回路装置の製造方法を提供することを
目的とする。
以下この発明の実施例を図面を参照して説明する。第３
図はこの発明の実施例としてＮＰＮ型トランジスタを形
成する場合を示す図である。この実施例においては、分
離酸化膜を形成するまでは従来と同一工程をとる。そこ
で、分離酸化膜形成工程までは、ここでは説明を割愛す
ることにし、第３図囚に分離酸化膜形成工程終了後の状
態を示す。第３図囚においては、１０１がＰ−シリコン
基板、１０２が一理込層、１０３が分離酸化膜、１０４
’、１０４”がＮＷｉエピタキシャル層からなるコレク
タ領域、１０５がシリコン酸化膜、１０６が窒化シリ；
ン膜である。
図はこの発明の実施例としてＮＰＮ型トランジスタを形
成する場合を示す図である。この実施例においては、分
離酸化膜を形成するまでは従来と同一工程をとる。そこ
で、分離酸化膜形成工程までは、ここでは説明を割愛す
ることにし、第３図囚に分離酸化膜形成工程終了後の状
態を示す。第３図囚においては、１０１がＰ−シリコン
基板、１０２が一理込層、１０３が分離酸化膜、１０４
’、１０４”がＮＷｉエピタキシャル層からなるコレク
タ領域、１０５がシリコン酸化膜、１０６が窒化シリ；
ン膜である。
分離酸化膜１０３の形成を終了したならば、窒化シリコ
ン膜１０６およびシリコン酸化膜１０５を除去した後、
基体を酸化する。次に、公知の方法で第３図ＣＢ）に示
すようにディープコレクタ領域１０７をコレクタ領域１
０４″に形成する。さらに、分離領域以外に残っている
表面酸化膜をすべて除去した後、表面全体にノンドニプ
ボリシリコン（多結晶シリコン膜）１０８を育成する。
ン膜１０６およびシリコン酸化膜１０５を除去した後、
基体を酸化する。次に、公知の方法で第３図ＣＢ）に示
すようにディープコレクタ領域１０７をコレクタ領域１
０４″に形成する。さらに、分離領域以外に残っている
表面酸化膜をすべて除去した後、表面全体にノンドニプ
ボリシリコン（多結晶シリコン膜）１０８を育成する。
そして、このポリシリコン１０８上にホトレジスト１０
９によりパターンを形成して、それをマスクとしてポリ
シリコン１０８に選択的にボロンイオン（第１導電型の
不純物）を注入する。
９によりパターンを形成して、それをマスクとしてポリ
シリコン１０８に選択的にボロンイオン（第１導電型の
不純物）を注入する。
次に、ホトレジスト１０９を除去した後、第３図（Ｑに
示すように、ポリシリコン１０８上に窒化膜１１１を育
成してそのバターニングを行い、さらにこの窒化膜１１
１をマスクとして選択酸化処理を行う。これにより、窒
化膜１１１によりマスクされた部分以外のポリシリコン
１０８が酸化膜１１２に変換されるので、ポリシリコン
１０８は第１のポリシリコン（第１の多結晶シリボン領
域）１１３、第２のポリシリコン（第２の多結晶シリ３
の多結晶シリジン領域）１１５の各々に分割される。ま
た、同時にポリシリコン１０８からボロンが拡散するの
で、コレクタ領域１０４′中にベース領域１１０が形成
される。なお、前記第１のポリシリコン１１３は前記ベ
ース領域１１０上の一部に位置する。一方、第２のポリ
シリコン１１４はベース領域１１０上の他部に位置し、
第３のポリシリコン１１５は既に形成されているディー
プコレクタ領域１０７上に位置する。
示すように、ポリシリコン１０８上に窒化膜１１１を育
成してそのバターニングを行い、さらにこの窒化膜１１
１をマスクとして選択酸化処理を行う。これにより、窒
化膜１１１によりマスクされた部分以外のポリシリコン
１０８が酸化膜１１２に変換されるので、ポリシリコン
１０８は第１のポリシリコン（第１の多結晶シリボン領
域）１１３、第２のポリシリコン（第２の多結晶シリ３
の多結晶シリジン領域）１１５の各々に分割される。ま
た、同時にポリシリコン１０８からボロンが拡散するの
で、コレクタ領域１０４′中にベース領域１１０が形成
される。なお、前記第１のポリシリコン１１３は前記ベ
ース領域１１０上の一部に位置する。一方、第２のポリ
シリコン１１４はベース領域１１０上の他部に位置し、
第３のポリシリコン１１５は既に形成されているディー
プコレクタ領域１０７上に位置する。
次に、第１のポリシリコン１１３上の窒化膜１１１を除
去した後、この第１のポリシリコン１１３中にボロンイ
オンを注入することによシ、第１のポリシリコン１１３
をサイドベースとしての高濃度余りシリコン層とする。
去した後、この第１のポリシリコン１１３中にボロンイ
オンを注入することによシ、第１のポリシリコン１１３
をサイドベースとしての高濃度余りシリコン層とする。
しかる後、酸化処理を施すことによシ、第３図０に示す
ように、第１のポリシリコン１１３０表面に酸化膜１１
６を形成する。この時、同時に、第１のポリシリコン１
１３からのボロンイオンの拡散によシ、ベース領域１１
０中には高濃度層１１７が形成される。
ように、第１のポリシリコン１１３０表面に酸化膜１１
６を形成する。この時、同時に、第１のポリシリコン１
１３からのボロンイオンの拡散によシ、ベース領域１１
０中には高濃度層１１７が形成される。
次に、第２のポリシリコン１１４および第３のポリシリ
コン１１５上の窒化膜１１１をマスク合せ無しで熱リン
酸などに浸すことにより除去した後、ヒ素イオン（ｔ４
２導電型の不純物）を第２のポリシリコン１１４および
第３のポリシリコン１１５に注入する。そして、酸化処
理を施すことにより、前記ヒ素イオン′の拡散によって
第３図（ト）に示すようにエミッタ領域１１８をベース
領域１１０に形成すると同時に、第２および第３のポリ
シリコン１１４，１１５上に酸化膜１１９を形成する。
コン１１５上の窒化膜１１１をマスク合せ無しで熱リン
酸などに浸すことにより除去した後、ヒ素イオン（ｔ４
２導電型の不純物）を第２のポリシリコン１１４および
第３のポリシリコン１１５に注入する。そして、酸化処
理を施すことにより、前記ヒ素イオン′の拡散によって
第３図（ト）に示すようにエミッタ領域１１８をベース
領域１１０に形成すると同時に、第２および第３のポリ
シリコン１１４，１１５上に酸化膜１１９を形成する。
次に、光が照射された箇所が溶融するポジ屋レジスト１
２０を第３図■に示すように酸化膜の全表面（酸化膜１
１２，１１６．１１９上）に塗布し、その上に金属膜１
２１を付着させる。そして、前記第１ないし第３のポリ
シリコン１１３ 、１１４゜１１５に接続される予定の
導電配線パターンの逆パターン状に前記金属膜１２１を
形成する３、第３図（ト）においては、パターン化され
た後の金属膜１２１が図示されている。
２０を第３図■に示すように酸化膜の全表面（酸化膜１
１２，１１６．１１９上）に塗布し、その上に金属膜１
２１を付着させる。そして、前記第１ないし第３のポリ
シリコン１１３ 、１１４゜１１５に接続される予定の
導電配線パターンの逆パターン状に前記金属膜１２１を
形成する３、第３図（ト）においては、パターン化され
た後の金属膜１２１が図示されている。
しかる後、金属膜１２１をマスクとしてレジスト１２０
に紫外線を照射して、このレジスト１２０を露光する。
に紫外線を照射して、このレジスト１２０を露光する。
この時、光の回シ込みにより金属膜１２１端部直下のレ
ジスト１２０も露光される。
ジスト１２０も露光される。
次に、レジスト１２０の現偉を行う。すると、レジメ）
１２Ｇは、前記光の回シ込みの影響によシ、前記導電配
線パターンの逆ノくターン（金属膜１２１が対応する）
よシも少し小さめのＩ（ターンに形成される。このパタ
ーン化後の状態が第３図ＯＫ示されている。。
１２Ｇは、前記光の回シ込みの影響によシ、前記導電配
線パターンの逆ノくターン（金属膜１２１が対応する）
よシも少し小さめのＩ（ターンに形成される。このパタ
ーン化後の状態が第３図ＯＫ示されている。。
次に、レジスト１２０をマスクにして露出している部分
の酸化膜１１２，１１６，１１９を除去することにより
、第３図頓に示すようにベース開口部１２２、エイツタ
開口部１２３、およびコレクタ開口部１２４を各々自己
整合で形成する。
の酸化膜１１２，１１６，１１９を除去することにより
、第３図頓に示すようにベース開口部１２２、エイツタ
開口部１２３、およびコレクタ開口部１２４を各々自己
整合で形成する。
次に、全面に導電膜、たとえばアルミニウムを付着させ
る。この時、レジスト１２０上の金属膜１２１の端がヒ
サシを形成しているため、付着導電膜が容易に段切れを
起こし、第３図（Ｉ）に示すように、配線パターン状の
導電膜１２６とそれの逆パターンの導電膜１２７とに分
離できる。
る。この時、レジスト１２０上の金属膜１２１の端がヒ
サシを形成しているため、付着導電膜が容易に段切れを
起こし、第３図（Ｉ）に示すように、配線パターン状の
導電膜１２６とそれの逆パターンの導電膜１２７とに分
離できる。
次に、レジスト１２０を溶解させる物質たとえば発煙硝
酸に浸す。これにょシ、レジス）１２０を除去し、同時
にその上に付着されている金属膜１２１および導電膜１
２７を除去する一方、第３図（Ｊ）Ｋ示すように導電膜
１２６を配線パターン状に残す。ここで、導電膜１２６
は、前記ベース、エミッタ、コレクタ開口部１２２ 、
１２３ 、１２４を形成した際の、酸化膜を部分的に除
去することによる溝１２５に部分的に埋め込まれた形で
形成される。
酸に浸す。これにょシ、レジス）１２０を除去し、同時
にその上に付着されている金属膜１２１および導電膜１
２７を除去する一方、第３図（Ｊ）Ｋ示すように導電膜
１２６を配線パターン状に残す。ここで、導電膜１２６
は、前記ベース、エミッタ、コレクタ開口部１２２ 、
１２３ 、１２４を形成した際の、酸化膜を部分的に除
去することによる溝１２５に部分的に埋め込まれた形で
形成される。
以上のような実施例によれば、ベース、エミッタおよび
コレクタの各々のコンタクトの位置定めが、窒化膜１１
１をマスクにしてポリシリコン１０８を選択酸化する工
程（第３図（Ｑ）のみで行える。したがって、各々のコ
ンタクト同士のずれを考慮する必要がなく、最終的に必
要な合せ余裕を大幅に減じることができるので、ベース
面積、ひいては素子面積の大幅な縮小を図ることができ
る。
コレクタの各々のコンタクトの位置定めが、窒化膜１１
１をマスクにしてポリシリコン１０８を選択酸化する工
程（第３図（Ｑ）のみで行える。したがって、各々のコ
ンタクト同士のずれを考慮する必要がなく、最終的に必
要な合せ余裕を大幅に減じることができるので、ベース
面積、ひいては素子面積の大幅な縮小を図ることができ
る。
また、配線としての導電膜１２６は、酸化膜を部分的に
除去することによる溝１２５に部分的に埋め込んだ形で
形成される。したがって、表面に生じる段差は埋め込ま
ない場合と比較して小さくなシ、配線が２層あるいは３
層におよぶ場合には段切れに関して有利となる。
除去することによる溝１２５に部分的に埋め込んだ形で
形成される。したがって、表面に生じる段差は埋め込ま
ない場合と比較して小さくなシ、配線が２層あるいは３
層におよぶ場合には段切れに関して有利となる。
さらに、実施例では、エミッタ不純物としてヒ素を用い
ることが可能となる。すなわち、一般に、トランジスタ
の遮断周波数を高めるためには、エミッタ不純物にヒ素
を用いることが有効な手段である。ヒ素を用いる場合は
、その蒸気圧が高くて工さツタ拡散中に外方拡散する割
合が多いため、それを抑えるためにエミッタ表面に適当
な厚さの酸化膜を形成する必要がある。前記実施例によ
れば、エンツタ拡散の際、エミッタ上に相当厚の酸化膜
１１９が同時に形成され、この酸化膜１１９でヒ素の外
方拡散を防止できる。したがって、エイツタ不純物にヒ
素を用いて、トランジスタの遮断周波数を高めることが
可能となる。
ることが可能となる。すなわち、一般に、トランジスタ
の遮断周波数を高めるためには、エミッタ不純物にヒ素
を用いることが有効な手段である。ヒ素を用いる場合は
、その蒸気圧が高くて工さツタ拡散中に外方拡散する割
合が多いため、それを抑えるためにエミッタ表面に適当
な厚さの酸化膜を形成する必要がある。前記実施例によ
れば、エンツタ拡散の際、エミッタ上に相当厚の酸化膜
１１９が同時に形成され、この酸化膜１１９でヒ素の外
方拡散を防止できる。したがって、エイツタ不純物にヒ
素を用いて、トランジスタの遮断周波数を高めることが
可能となる。
なお、実施例では、紫外線を用いてポジ型レジスト１２
０を露光したが、紫外線以外の光を利用することもでき
る。
０を露光したが、紫外線以外の光を利用することもでき
る。
また、不純物としてボロンおよびヒ素を用いたが、この
発明ではその他の不純物を用いることもできる。
発明ではその他の不純物を用いることもできる。
以上詳述したように、この発明の製造方法においては、
第３図（６）以後に示した実施例で説明したような工程
（へだし、前記のように不純物の種類、光の種類は実施
例に限定されない）を経てバイポーラ型の半導体集積回
路装置を製造することにより、ベース面積、ひいては素
子面積の大幅な縮小を図ることができるとともに、多層
配線に好都合な構成とし得る。
第３図（６）以後に示した実施例で説明したような工程
（へだし、前記のように不純物の種類、光の種類は実施
例に限定されない）を経てバイポーラ型の半導体集積回
路装置を製造することにより、ベース面積、ひいては素
子面積の大幅な縮小を図ることができるとともに、多層
配線に好都合な構成とし得る。
第１図は従来のバイポーラ歴半導体集積回路装置の製造
方法の一例を示す断面図、第２図は従来の方法による装
置の一部を取出して示す断面図、第３図はこの発明によ
る半導体集積回路装置の製造方法の実施例を示す断面図
である。 １０１・・・Ｐ−シリコン基板、１０３・・・分離酸化
膜、１’０４’、 １ Ｇ ４”・・・コレクタ領域、
１０７・・・ディープコレクタ領域、１０８・・・ノン
ドープポリシリコン、１１０・・・ベース領域、１１１
・・・窒化膜、１１２・・・酸化膜、１１３・・・第１
のポリシリコン、１１４・・・第２のポリシリコン、１
１５・・・第３のポリシリコン、１１６・・・酸化膜、
１１７・・・高濃度層、１１８・・・エミッタ領域、１
１９・・・酸化膜、１２０・・・ポジ型レジスト、１２
１・・・金属膜、１２２・・・ベース開口部、１２３・
・・エミッタ開口部、１２４・・・コレクタ開口部。 特許出願人 沖電気工業株式会社 第３図 第３図 手続補正書 昭和５７年４月７日 特許庁長官島田春樹 殿 １、事件の表示 昭和５６年 特許 願第 １６５６９０ 号２、発
明の名称 半導体集積回路装置Ｏａ！遣方法 ３、補正をする者 事件との関係 特 詐 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書Ｏ発ｔｓｏｗｍｔｋ＊明の欄 、７．補正の内容 別紙の通り ７、 補正の内容 １）明細書３頁１４行「熱成長・・・・・・膜５から」
を「熱成長シリコン酸化膜（以下酸化膜と記す）４と窒
化シリコンＭ（以下窒化膜と記す）５から」と訂正する
。 ２）同３頁１６行「シリコン」を削除する。 ３）同６頁１８′行「シリコン」を削除する。 ４）同６頁１９行「シリコン」を削除する。 ５）同７頁１行［化シリコン・・・・・・酸化膜１０５
Ｊを「化膜１０６および酸化膜１０５」と訂正する。
方法の一例を示す断面図、第２図は従来の方法による装
置の一部を取出して示す断面図、第３図はこの発明によ
る半導体集積回路装置の製造方法の実施例を示す断面図
である。 １０１・・・Ｐ−シリコン基板、１０３・・・分離酸化
膜、１’０４’、 １ Ｇ ４”・・・コレクタ領域、
１０７・・・ディープコレクタ領域、１０８・・・ノン
ドープポリシリコン、１１０・・・ベース領域、１１１
・・・窒化膜、１１２・・・酸化膜、１１３・・・第１
のポリシリコン、１１４・・・第２のポリシリコン、１
１５・・・第３のポリシリコン、１１６・・・酸化膜、
１１７・・・高濃度層、１１８・・・エミッタ領域、１
１９・・・酸化膜、１２０・・・ポジ型レジスト、１２
１・・・金属膜、１２２・・・ベース開口部、１２３・
・・エミッタ開口部、１２４・・・コレクタ開口部。 特許出願人 沖電気工業株式会社 第３図 第３図 手続補正書 昭和５７年４月７日 特許庁長官島田春樹 殿 １、事件の表示 昭和５６年 特許 願第 １６５６９０ 号２、発
明の名称 半導体集積回路装置Ｏａ！遣方法 ３、補正をする者 事件との関係 特 詐 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書Ｏ発ｔｓｏｗｍｔｋ＊明の欄 、７．補正の内容 別紙の通り ７、 補正の内容 １）明細書３頁１４行「熱成長・・・・・・膜５から」
を「熱成長シリコン酸化膜（以下酸化膜と記す）４と窒
化シリコンＭ（以下窒化膜と記す）５から」と訂正する
。 ２）同３頁１６行「シリコン」を削除する。 ３）同６頁１８′行「シリコン」を削除する。 ４）同６頁１９行「シリコン」を削除する。 ５）同７頁１行［化シリコン・・・・・・酸化膜１０５
Ｊを「化膜１０６および酸化膜１０５」と訂正する。
Claims (1)
- シリコン基体の第１の表面に多結晶シリコン膜を形成し
て、これに選択的に第１導電臘の不純物を注入した後、
窒化膜をマスクとして前記多結晶シリコン膜を選択酸化
することにより、前記第１導電型の不純物の拡散で同時
にシリコン基体中に形成されるベース領域上の一部に第
１の多結晶シリコン領域を、またベース領域上の他部に
第２の多結晶シリコン領域を、さらＫｔｉシリコン基体
中のコレクタ領域上に第３の多結＾シリコン領域を形成
する工程と、前記第１の多結晶シリ；ン領域上の窒化膜
を除去して、その第１の多結晶シリコン領域中に第１導
電盟の不純物を注入することによシサイドベース領域を
形成する工程と、前記第２、第３の多結晶シリコン領域
上の窒化膜を除去した後、その第２、第３の多結晶シリ
コン領域中に前記第１導電型とは逆の１８２導電重の不
一物を注入し、熱処理を加えることＫよシ、ペース領域
内にエミッタ領域を形成すると同時にシリコン基体の全
表ｍＫ酸化膜を形成する工程と、この酸化膜Ｏ全表面に
ポジ型のレジストを塗布した後、金属膜を付着形成し、
その金属膜を、前記第１、第２および第３の多結晶シリ
コン領域と接続される予定の導電配線の逆パターン状に
形成し、その上でシリコン基体全表面に光を照射し、前
記ポジ製レジストの光が照射された領域を除去すること
により、前記導電配線の逆パターン状にレジストを残す
工程と、その残存レジストをマスクとして前記酸化膜の
露出した領域を除去する工程と、前記シリコン基体の表
面に導電膜を付着形成する工程と、前記配線パターンの
逆パターン状に形成されている前記レジスト、このレジ
スト上の前記金属膜、およびこの金属膜上の前記導電膜
を同時に除去し、前記導電′膜を前記配線パターン状に
残す工程とを真備することを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165690A JPS5867060A (ja) | 1981-10-19 | 1981-10-19 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165690A JPS5867060A (ja) | 1981-10-19 | 1981-10-19 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5867060A true JPS5867060A (ja) | 1983-04-21 |
| JPH0239092B2 JPH0239092B2 (ja) | 1990-09-04 |
Family
ID=15817186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56165690A Granted JPS5867060A (ja) | 1981-10-19 | 1981-10-19 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5867060A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339061A (en) * | 1976-09-22 | 1978-04-10 | Nec Corp | Production of semiconductor device |
| JPS5370764A (en) * | 1976-12-07 | 1978-06-23 | Fujitsu Ltd | Electrode formation method by lift off method |
| JPS5380174A (en) * | 1976-12-25 | 1978-07-15 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5468173A (en) * | 1977-11-11 | 1979-06-01 | Toshiba Corp | Semiconductor device and its manufacture |
| JPS5530807A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Producing method of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
-
1981
- 1981-10-19 JP JP56165690A patent/JPS5867060A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339061A (en) * | 1976-09-22 | 1978-04-10 | Nec Corp | Production of semiconductor device |
| JPS5370764A (en) * | 1976-12-07 | 1978-06-23 | Fujitsu Ltd | Electrode formation method by lift off method |
| JPS5380174A (en) * | 1976-12-25 | 1978-07-15 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5468173A (en) * | 1977-11-11 | 1979-06-01 | Toshiba Corp | Semiconductor device and its manufacture |
| JPS5530807A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Producing method of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239092B2 (ja) | 1990-09-04 |
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