JPS5868183A - パタ−ン認識装置 - Google Patents
パタ−ン認識装置Info
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- JPS5868183A JPS5868183A JP56167553A JP16755381A JPS5868183A JP S5868183 A JPS5868183 A JP S5868183A JP 56167553 A JP56167553 A JP 56167553A JP 16755381 A JP16755381 A JP 16755381A JP S5868183 A JPS5868183 A JP S5868183A
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- Japan
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- memory
- pattern
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- image
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/70—Arrangements for image or video recognition or understanding using pattern recognition or machine learning
- G06V10/77—Processing image or video features in feature spaces; using data integration or data reduction, e.g. principal component analysis [PCA] or independent component analysis [ICA] or self-organising maps [SOM]; Blind source separation
- G06V10/772—Determining representative reference patterns, e.g. averaging or distorting patterns; Generating dictionaries
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Medical Informatics (AREA)
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- Computing Systems (AREA)
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- Evolutionary Computation (AREA)
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- Health & Medical Sciences (AREA)
- Computer Vision & Pattern Recognition (AREA)
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- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Image Analysis (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、画像情報全処理、認識するパターン認識装
置に関する。
置に関する。
従来、パターン認識装置は例えば第１図あるいは第２図
に示すように構成されており、入力された画像情報を一
時的にシフトレジスタ、画像メモリバッファ（バッファ
メモリ）等に記憶した後、計算機内のメモリに読み込み
、処理。
に示すように構成されており、入力された画像情報を一
時的にシフトレジスタ、画像メモリバッファ（バッファ
メモリ）等に記憶した後、計算機内のメモリに読み込み
、処理。
認識ケ行なっている。すなわち、第１図に示すパターン
認識装置においては、被写体からの画像情報’、（Ｉ
Ｔ Ｖカメラ１１で読み込み、この画像情報？量子化回
路１２にエリニ値化してシフトレジスタ１３に一時記憶
する○そして、上記シフトレジスタ１３に記憶した画像
情報上計算機１４内のメモリに記憶して所定の演算を行
なう。ここで、１５はＴＶモニタで、切換スイッチＳの
切換操作に↓すＩＴＶカメラ１１で撮影した被写体の映
像、あるいは量子化回路１２によって二値化された被写
体の映像をモニタするものである。
認識装置においては、被写体からの画像情報’、（Ｉ
Ｔ Ｖカメラ１１で読み込み、この画像情報？量子化回
路１２にエリニ値化してシフトレジスタ１３に一時記憶
する○そして、上記シフトレジスタ１３に記憶した画像
情報上計算機１４内のメモリに記憶して所定の演算を行
なう。ここで、１５はＴＶモニタで、切換スイッチＳの
切換操作に↓すＩＴＶカメラ１１で撮影した被写体の映
像、あるいは量子化回路１２によって二値化された被写
体の映像をモニタするものである。
第２図は画像メモリバッファ全便用したパターン認識装
置の構成會示すもので、ＩＴＶカメラ１）から入力され
た画像情報は、Ａ／Ｄ（アナログ／ディジタル）変換器
１６を介して画像バッファメモリ１７に記憶される。こ
の画像バッファメモリ１７に記憶された画像情報ｉＤ／
Ａ（ディジタル／′アナログ）変換器１８でＤ ／ Ａ
変換してＴＶモニタ１９に表示するとともに、上記画像
情報がデータ入出力パスＤ−ＢＵＳ’ｉ介して計算機１
４に供給されて処理、認識されるように構成されている
。
置の構成會示すもので、ＩＴＶカメラ１）から入力され
た画像情報は、Ａ／Ｄ（アナログ／ディジタル）変換器
１６を介して画像バッファメモリ１７に記憶される。こ
の画像バッファメモリ１７に記憶された画像情報ｉＤ／
Ａ（ディジタル／′アナログ）変換器１８でＤ ／ Ａ
変換してＴＶモニタ１９に表示するとともに、上記画像
情報がデータ入出力パスＤ−ＢＵＳ’ｉ介して計算機１
４に供給されて処理、認識されるように構成されている
。
しかし、］ニ業的に実用化されている第１図の装置ｎで
は、画像情報を二値化して処理しているため、被写体の
照度変化、パターンの汚れ、傷といったパターン認識条
件に制約が多く、認識率が悪い欠点がある。
は、画像情報を二値化して処理しているため、被写体の
照度変化、パターンの汚れ、傷といったパターン認識条
件に制約が多く、認識率が悪い欠点がある。
また、第２図に示した装置では画像バッファメモリ１７
に記憶した濃淡の画像情報を計算機１４の内部のメモリ
に読み込んで、この計算機１４で処理、認識を行なって
いるため、処理する情報量が多く、且つ処理速度は上記
計算機１４の演算速度に左右され充分な高速化が望めな
い欠点がある０ 画像プロセッサは高速処理が可能であるが高価であり、
高速画像処理プロセッサは、フーリエ変換、その他各種
の直交変換全高速で計算すること孕目的としており、主
に医療、気象、和学技術引算等に使用されるものであり
、産業用には高価でもあり不向きである。
に記憶した濃淡の画像情報を計算機１４の内部のメモリ
に読み込んで、この計算機１４で処理、認識を行なって
いるため、処理する情報量が多く、且つ処理速度は上記
計算機１４の演算速度に左右され充分な高速化が望めな
い欠点がある０ 画像プロセッサは高速処理が可能であるが高価であり、
高速画像処理プロセッサは、フーリエ変換、その他各種
の直交変換全高速で計算すること孕目的としており、主
に医療、気象、和学技術引算等に使用されるものであり
、産業用には高価でもあり不向きである。
一卜述したように、いずれのパターン配：識装価も工業
用として使用するには欠点があり、現在、パターン認識
条件の制約が少なく、高速処理が可能で、且つ安価で大
量生産でき、且つ制御プログラムも比較的簡単なパター
ン認識装置が望まれている。
用として使用するには欠点があり、現在、パターン認識
条件の制約が少なく、高速処理が可能で、且つ安価で大
量生産でき、且つ制御プログラムも比較的簡単なパター
ン認識装置が望まれている。
この発明は上記の工うな事情に鑑みてなされたもので、
その目的とするところは、画像入カイ言号と基準パター
ン信号との相関係数？計算機の外部に設けた演算部お工
び乗算／累積器で並列に演算処理してパターン認識？行
なうことにより、高速処理全可能とし、識別パターンの
制約がほとんどないパターン認識装置？提供することで
ある〇 以下、この発明の一実施例について図面全参照して説明
する。
その目的とするところは、画像入カイ言号と基準パター
ン信号との相関係数？計算機の外部に設けた演算部お工
び乗算／累積器で並列に演算処理してパターン認識？行
なうことにより、高速処理全可能とし、識別パターンの
制約がほとんどないパターン認識装置？提供することで
ある〇 以下、この発明の一実施例について図面全参照して説明
する。
第３図はその構成を示すもので、光電変換器２０から読
み込”まれた画像情報は、Ａ／Ｄ変換器２１に供給され
てＡ／Ｄ変撲される。上記Ａ／Ｄ変換器２１のディジタ
ル出力は、ゲート回路Ｇ ＋ オよび２２に供給され、
このゲート回路０１ ＊ ２２の開閉状態によりＤ／Ａ
変換器２３を介してＴＶモニタ２４でモニタされるが、
あるいはパスラインＣ−ＢＵＳ’に介して画像メモリＭ
１ 、 Ｍ ２に記憶される。この画像メモリＭｌ、
Ｍ、２はそれぞれ長地発生部ｋｌ、Ａ２に↓つて記憶位
置が決定され、第１メモ１．１ ｋ構成する画像メモＩ
Ｊ Ｍ １には被認識パターンが、画像メモリＭ２には
基準パターンが記憶される。上記画像メモＩ）Ｍｌ、Ｍ
２の出力はそれぞれ、パスラインＡ −８Ｕ Ｓ 、
Ｂ −Ｂ Ｕ Ｓに読み出され、ゲート回路Ｇ１７ 、
Ｃ１０、Ｇ２およびＤ７／Δ変換Ｓ２３’ｃ介してＴＶ
モニタ２４でモニタされる。
み込”まれた画像情報は、Ａ／Ｄ変換器２１に供給され
てＡ／Ｄ変撲される。上記Ａ／Ｄ変換器２１のディジタ
ル出力は、ゲート回路Ｇ ＋ オよび２２に供給され、
このゲート回路０１ ＊ ２２の開閉状態によりＤ／Ａ
変換器２３を介してＴＶモニタ２４でモニタされるが、
あるいはパスラインＣ−ＢＵＳ’に介して画像メモリＭ
１ 、 Ｍ ２に記憶される。この画像メモリＭｌ、
Ｍ、２はそれぞれ長地発生部ｋｌ、Ａ２に↓つて記憶位
置が決定され、第１メモ１．１ ｋ構成する画像メモＩ
Ｊ Ｍ １には被認識パターンが、画像メモリＭ２には
基準パターンが記憶される。上記画像メモＩ）Ｍｌ、Ｍ
２の出力はそれぞれ、パスラインＡ −８Ｕ Ｓ 、
Ｂ −Ｂ Ｕ Ｓに読み出され、ゲート回路Ｇ１７ 、
Ｃ１０、Ｇ２およびＤ７／Δ変換Ｓ２３’ｃ介してＴＶ
モニタ２４でモニタされる。
１几、パターン認識時には、画像メモＩＪ Ｍ １の出
力は演算部ＡＬＵ、乗算／累積器ＭＡによって所定の演
算が行なわれる。
力は演算部ＡＬＵ、乗算／累積器ＭＡによって所定の演
算が行なわれる。
上記演算部Ａ、 Ｌ Ｕは、論理積（加其）、論理和ｒ
減算）、パス（１加算）、１の補数（１減算）、２の補
数、論理積累算（加算累算）、論理和累算（減算累算）
等の機能を有し、上記乗算／累積器ＭＡは、乗鴬１乗算
後加算累積１乗Ｘ後減算累積等の機能を有する。
減算）、パス（１加算）、１の補数（１減算）、２の補
数、論理積累算（加算累算）、論理和累算（減算累算）
等の機能を有し、上記乗算／累積器ＭＡは、乗鴬１乗算
後加算累積１乗Ｘ後減算累積等の機能を有する。
上記演算部ＡＩ、Ｕおよび速算／累積器ＭＡの出力はパ
スラインＣ−ＢＵＳ’（ｉ＝介して第２メモリを構成す
るワーキングメモリＭ３に供給され、その出力はパスラ
インＡ−ＢＵＳ 、 Ｂ−ＢＵＳに供給される○このワ
ーキングメモリＭ３には上記画像メモＩＪ Ｍ ２に記
憶されている基準パターンの一部の検出パターンが記憶
されており、番地発生部Ａ３によって出力する番地が決
定され、上記画像メモリＭ１の椋認識パターンとともに
乗算／累積器ＭＡに供給され相関係数が計算される。そ
して、上記各回路は制御部ＣＮＴのプログラムによって
制御され、この制御部ＣＮＴにはホスト計算俄２５の制
御信号が供給される。捷た、上記ホスト計算機２５は、
パスラインＡ−ＢＵＳ 、Ｂ−ＢＵＳと接続されて信号
の転送が行なわれるようにして成る。
スラインＣ−ＢＵＳ’（ｉ＝介して第２メモリを構成す
るワーキングメモリＭ３に供給され、その出力はパスラ
インＡ−ＢＵＳ 、 Ｂ−ＢＵＳに供給される○このワ
ーキングメモリＭ３には上記画像メモＩＪ Ｍ ２に記
憶されている基準パターンの一部の検出パターンが記憶
されており、番地発生部Ａ３によって出力する番地が決
定され、上記画像メモリＭ１の椋認識パターンとともに
乗算／累積器ＭＡに供給され相関係数が計算される。そ
して、上記各回路は制御部ＣＮＴのプログラムによって
制御され、この制御部ＣＮＴにはホスト計算俄２５の制
御信号が供給される。捷た、上記ホスト計算機２５は、
パスラインＡ−ＢＵＳ 、Ｂ−ＢＵＳと接続されて信号
の転送が行なわれるようにして成る。
次に、上記のような構成において、第４図〜第６図のタ
イミングチャート、および第７図〜第９図の各画像メモ
リのデータ構造ケ示す図ケ用いて動作全説明する。
イミングチャート、および第７図〜第９図の各画像メモ
リのデータ構造ケ示す図ケ用いて動作全説明する。
第４図は、画像データ全入力する場合のタイミングチャ
ートで、制御一部路ＣＮＴによりゲート回路２２會制御
し、ゲートＧ３１Ｇ＋９ケ開いてＡ／Ｄ変換器２１にエ
リＡ／Ｄ変換された画像情報な：バスラインＣ−ＢＵＳ
に読み出す。そして、デー）Ｇ、、Ｇ、ｉ開いて画像メ
モリＭｌ、Ｍ２に入力画像データケ記憶する。このサイ
クルを繰り返し、予め指定された入力画像の総てのデー
タ全記憶する。
ートで、制御一部路ＣＮＴによりゲート回路２２會制御
し、ゲートＧ３１Ｇ＋９ケ開いてＡ／Ｄ変換器２１にエ
リＡ／Ｄ変換された画像情報な：バスラインＣ−ＢＵＳ
に読み出す。そして、デー）Ｇ、、Ｇ、ｉ開いて画像メ
モリＭｌ、Ｍ２に入力画像データケ記憶する。このサイ
クルを繰り返し、予め指定された入力画像の総てのデー
タ全記憶する。
第５図は、入力された画像データ全モニタする場合のタ
イミングチャートで、画像データＭ１のデータ読み出し
時は、ゲートＧ ６ ＋ Ｇ １７ ＋Ｇ２に開き、
画像データｉＤ／Ａ変換器２３に供給してＤ／Ａ変換し
、このアナログ信号音ＴＶモニタ２４に表示する。また
、画像メモリＭ２のデータはデー） Ｇ？ ＋ ＧＩ
Ａ Ｔ Ｇ２孕開き、−上記と同様にＴＶモニタ２４に
表示する。
イミングチャートで、画像データＭ１のデータ読み出し
時は、ゲートＧ ６ ＋ Ｇ １７ ＋Ｇ２に開き、
画像データｉＤ／Ａ変換器２３に供給してＤ／Ａ変換し
、このアナログ信号音ＴＶモニタ２４に表示する。また
、画像メモリＭ２のデータはデー） Ｇ？ ＋ ＧＩ
Ａ Ｔ Ｇ２孕開き、−上記と同様にＴＶモニタ２４に
表示する。
第６図は、パターン認識を行なう場合の動作手順ケ示す
タイミングチャートで、ワーキングメモリＭ３には基準
となる検出パターン（認識パターン）が登録されており
、その最初の番地（アドレス）を制御部ＣＮＴに↓り番
地発生部Ａ３を制御して設定する。このワーキングメモ
ＩＪ Ｍ ｓのデータ読み出し後、番地発生部Ａ３の内
容は制御部ＣＮＴに↓っで「１」加算される。
タイミングチャートで、ワーキングメモリＭ３には基準
となる検出パターン（認識パターン）が登録されており
、その最初の番地（アドレス）を制御部ＣＮＴに↓り番
地発生部Ａ３を制御して設定する。このワーキングメモ
ＩＪ Ｍ ｓのデータ読み出し後、番地発生部Ａ３の内
容は制御部ＣＮＴに↓っで「１」加算される。
画像メモリー’ＩＩ、Ｍ２のデータ構造全第７図に、ワ
ーキングメモリＭ３のデータ構造全第８図に示す○ここ
で、第１３図に示す基準パターンは、第７図に示す画像
メモＩＪ Ｍ ２のデータの一部である。
ーキングメモリＭ３のデータ構造全第８図に示す○ここ
で、第１３図に示す基準パターンは、第７図に示す画像
メモＩＪ Ｍ ２のデータの一部である。
画像入力信号が記憶されている画像メモリＭノと前記基
準データＭ３との認識処理全行なう場合、ワーキングメ
モリＭ ３の最初の番地を制御部ＣＷＴで番地発生＜Ｊ
Ａ ３Ｉｆこ「０１ケ設定し、両俄メモ’ｊ Ｍ １
の画像情報読み出し後に番地発生部Ａ３の内容に「１」
加算する。甘た、ｍ番目の読み出し後、番地発生部Ａ３
の内容に（Ｍ−ｍ）を加算するＪ、うに制御部ＣＮＴ企
設定する。
準データＭ３との認識処理全行なう場合、ワーキングメ
モリＭ ３の最初の番地を制御部ＣＷＴで番地発生＜Ｊ
Ａ ３Ｉｆこ「０１ケ設定し、両俄メモ’ｊ Ｍ １
の画像情報読み出し後に番地発生部Ａ３の内容に「１」
加算する。甘た、ｍ番目の読み出し後、番地発生部Ａ３
の内容に（Ｍ−ｍ）を加算するＪ、うに制御部ＣＮＴ企
設定する。
以下、計算の手順全説明する０まず、パターン認識のた
めの演算前に基準となるデータをワーキングメモリＭ３
に記憶する必要があり、この場合、基準となる被写体の
画像情報上光電変換器２０．Ａ／Ｄ変換器２１お工びゲ
ート回路２２を介して画像、メモリＭ２に記憶する。そ
し−Ｃ１画画像メモリーＭ ２の記憶情報の中から認識
全行なう所定の部分のパターン全ワーキングメモリＭ
３に記憶して基準データとする。その後、デー）ｃ’ｅ
ｉ開いて画像メモリＭ１の内容全パスラインｐ、−Ｂｔ
ＪＳに出力する。同時にゲートＧ９ ＊ Ｇｏ ２開き
パスラインＡＢＵＳの内容を、演算部Ａ Ｌ Ｕ 、乗
算／累積器！・ＩＡにセットするとともに、ゲートＧ＋
ｅ＋Ｇ＋２’に開き、ワー”〜キングメモリＭ３の基準
データをパスラインＢ−Ｂ Ｕ Ｓ ’、（介して乗算
／累積器ＭＡにセットする。ト記演η゛部ＡＬＵには加
算系Ｘ開始信号５ＡＬＩ＋ 、乗算／累積器ＭＡには
検算累積開始信号５ＮＩＡが制御部ＣＮＴから供給され
て演算か開始される。この時データは、各サンプリング
点Ｘｉ、、ｉ ＋ Ｙｉ、ｊ毎に順次演算される。ここ
で、ｘｉ、Ｊ は入力データ群の各座標位置であり、
Ｙ７２．は基準パターンの座標位置である。
めの演算前に基準となるデータをワーキングメモリＭ３
に記憶する必要があり、この場合、基準となる被写体の
画像情報上光電変換器２０．Ａ／Ｄ変換器２１お工びゲ
ート回路２２を介して画像、メモリＭ２に記憶する。そ
し−Ｃ１画画像メモリーＭ ２の記憶情報の中から認識
全行なう所定の部分のパターン全ワーキングメモリＭ
３に記憶して基準データとする。その後、デー）ｃ’ｅ
ｉ開いて画像メモリＭ１の内容全パスラインｐ、−Ｂｔ
ＪＳに出力する。同時にゲートＧ９ ＊ Ｇｏ ２開き
パスラインＡＢＵＳの内容を、演算部Ａ Ｌ Ｕ 、乗
算／累積器！・ＩＡにセットするとともに、ゲートＧ＋
ｅ＋Ｇ＋２’に開き、ワー”〜キングメモリＭ３の基準
データをパスラインＢ−Ｂ Ｕ Ｓ ’、（介して乗算
／累積器ＭＡにセットする。ト記演η゛部ＡＬＵには加
算系Ｘ開始信号５ＡＬＩ＋ 、乗算／累積器ＭＡには
検算累積開始信号５ＮＩＡが制御部ＣＮＴから供給され
て演算か開始される。この時データは、各サンプリング
点Ｘｉ、、ｉ ＋ Ｙｉ、ｊ毎に順次演算される。ここ
で、ｘｉ、Ｊ は入力データ群の各座標位置であり、
Ｙ７２．は基準パターンの座標位置である。
上述した演算’ｊｚ ｍ ＋１回繰り返すことにエリ、
演算部ＡＬＵには「、Ｅ ｘｌ、 ＪＪ （ｊ＝ｏ ）
の（ｍ＋１）１＝０ 個のデータの総和が、乗算／累積器ＭＡには「：ＥＥＸ
ｌ、３ ？ Ｙ５３ 」（３−ｏ ）の（ｍ ｉ−１）
個の乗１＝。
演算部ＡＬＵには「、Ｅ ｘｌ、 ＪＪ （ｊ＝ｏ ）
の（ｍ＋１）１＝０ 個のデータの総和が、乗算／累積器ＭＡには「：ＥＥＸ
ｌ、３ ？ Ｙ５３ 」（３−ｏ ）の（ｍ ｉ−１）
個の乗１＝。
算の総和が求捷る。この演算終了後、前記設定法の（Ｍ
−ｍ）の１直？演算発生部Ａ１に加算して同様に演算？
繰り返すと、演算部ＡＬＵにはここ棟での演算で第９図
（ａ）の画像入力の一部（破線２６）と第９図（ｂ）の
基準パターンの相関係数が求まる。
−ｍ）の１直？演算発生部Ａ１に加算して同様に演算？
繰り返すと、演算部ＡＬＵにはここ棟での演算で第９図
（ａ）の画像入力の一部（破線２６）と第９図（ｂ）の
基準パターンの相関係数が求まる。
同様にして番地発生部ＡＩの初期値ケ変えて上述した手
順で認識処理を行ない、第９図（ａ）の画像データの中
から第９図（ｂ）に示す基■パターンと同一パターン全
検出する。
順で認識処理を行ない、第９図（ａ）の画像データの中
から第９図（ｂ）に示す基■パターンと同一パターン全
検出する。
以−Ｆ説明した↓うにこの発明に工れば、従来計算機内
部で行なっていた入力画像データおよび基準パターン記
憶、認識処理等全外部に設けた画はメモリ、演算部１乗
□□□−／累櫨器、制（財）部等で並列に演算処理する
ように構成したので、従来の大形計算機および大規模な
アレープロセッサでも得られなかった高速計算処理、高
速データ入力全可能とし、識別パターンの制約がほとん
どないパターン認識装置が得られる。また、産業的に充
分応用が可能であり、現在人間の目視で行なっているベ
レットのボンディング位置合せ、マークの検出による良
品不良品の判定等全この発明にぶるパターン認識装置に
置き換えることが可能となり、人ｌＩＱな省力化かでき
る。
部で行なっていた入力画像データおよび基準パターン記
憶、認識処理等全外部に設けた画はメモリ、演算部１乗
□□□−／累櫨器、制（財）部等で並列に演算処理する
ように構成したので、従来の大形計算機および大規模な
アレープロセッサでも得られなかった高速計算処理、高
速データ入力全可能とし、識別パターンの制約がほとん
どないパターン認識装置が得られる。また、産業的に充
分応用が可能であり、現在人間の目視で行なっているベ
レットのボンディング位置合せ、マークの検出による良
品不良品の判定等全この発明にぶるパターン認識装置に
置き換えることが可能となり、人ｌＩＱな省力化かでき
る。
さらに、アレープロセッサに比べて装置が比較的安価で
あり、パターンの認識時間が短かいので、複数の光電変
換器ケ並列接続してマルチ処理が可能となり、装置コス
トは大幅に低減できるＱ
あり、パターンの認識時間が短かいので、複数の光電変
換器ケ並列接続してマルチ処理が可能となり、装置コス
トは大幅に低減できるＱ
第１図、第２図はそれぞれ従来のパターン認識装置の構
成葡示すブロック図、第３図はこの発明の一実施例に係
るパターン認識装置の構成を示すブロック図、第４図〜
第６図はそれぞれ上記第３図の装置における各動作時の
タイミングチャート、第７図〜第９図はそれぞれ各画像
メモリのデータ構造を示す図である。 ２０・・光電変換器、２１・・・Ａ’／Ｄ変換器、２３
−＝Ｄ／に変換器、２４−ＴＶモ＝り、Ｍｌ。 Ｍ２・・・画像メモリ（Ｍｌ：第１メモリ）、Ｍ３・・
ワーギングメモリ（第２メモリ）、ＡＬＵ・・・演算部
、ＭＡ・・・乗算／累積器、ＣＮＴ・・・制御部。
成葡示すブロック図、第３図はこの発明の一実施例に係
るパターン認識装置の構成を示すブロック図、第４図〜
第６図はそれぞれ上記第３図の装置における各動作時の
タイミングチャート、第７図〜第９図はそれぞれ各画像
メモリのデータ構造を示す図である。 ２０・・光電変換器、２１・・・Ａ’／Ｄ変換器、２３
−＝Ｄ／に変換器、２４−ＴＶモ＝り、Ｍｌ。 Ｍ２・・・画像メモリ（Ｍｌ：第１メモリ）、Ｍ３・・
ワーギングメモリ（第２メモリ）、ＡＬＵ・・・演算部
、ＭＡ・・・乗算／累積器、ＣＮＴ・・・制御部。
Claims (1)
- 被写体からの画像情報全入力する光電変換器と、この光
電変換器から入力された画像情報全アナログ／ディジタ
ル変換するアナログ／ディジタル変換器と、上記アナロ
グ／ディジタル変換された画像情報が記憶される第１メ
モリと、この第１メモリの記憶情報の論理演算ケ行なう
演算部と、上記演算部の演算処理と並列動作し上記第１
メモリの入力データと基準パターンのデータとの乗算累
積を行なう乗算／累積器と、基準パターンと上記演算部
および乗算／累積器の処理結果が記憶される第２メモリ
と、上記各回路全制御する制御部と全具備することを特
徴とするパターン認識装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167553A JPS5868183A (ja) | 1981-10-20 | 1981-10-20 | パタ−ン認識装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167553A JPS5868183A (ja) | 1981-10-20 | 1981-10-20 | パタ−ン認識装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868183A true JPS5868183A (ja) | 1983-04-22 |
| JPH0230546B2 JPH0230546B2 (ja) | 1990-07-06 |
Family
ID=15851848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167553A Granted JPS5868183A (ja) | 1981-10-20 | 1981-10-20 | パタ−ン認識装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868183A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127631A (en) * | 1978-03-28 | 1979-10-03 | Toshiba Corp | Pattern recognizing device |
-
1981
- 1981-10-20 JP JP56167553A patent/JPS5868183A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127631A (en) * | 1978-03-28 | 1979-10-03 | Toshiba Corp | Pattern recognizing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0230546B2 (ja) | 1990-07-06 |
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