JPS5868294A - メモリ用回路装置 - Google Patents
メモリ用回路装置Info
- Publication number
- JPS5868294A JPS5868294A JP57166403A JP16640382A JPS5868294A JP S5868294 A JPS5868294 A JP S5868294A JP 57166403 A JP57166403 A JP 57166403A JP 16640382 A JP16640382 A JP 16640382A JP S5868294 A JPS5868294 A JP S5868294A
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- JP
- Japan
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- flip
- flop
- clock
- read
- bit line
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ダイナミック半導体読出し／書込みメモリに
おけるビット線に読出しフリップフロップを接続するた
めにそれぞれ読出しフリップフロップの結節点をビット
線に接続するトランジスタを備えている回路装置に関す
る。
おけるビット線に読出しフリップフロップを接続するた
めにそれぞれ読出しフリップフロップの結節点をビット
線に接続するトランジスタを備えている回路装置に関す
る。
読出しフリップフロップとビット線との間で上述のよう
にして接続を行なう（ＲＡＭ）ダイナミ、ツク半導体読
出し／書込みメモリは、例えば”工９’１７ ＩＢＥ
Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌ １ｄ−８
ｔａｔｅＣｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ 、
Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ
” 、 Ｖｏｌ 、 ＸＸの第１２〜工３頁により公
知である。
にして接続を行なう（ＲＡＭ）ダイナミ、ツク半導体読
出し／書込みメモリは、例えば”工９’１７ ＩＢＥ
Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌ １ｄ−８
ｔａｔｅＣｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ 、
Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ
” 、 Ｖｏｌ 、 ＸＸの第１２〜工３頁により公
知である。
この種のメモリの場合には、読出し過程においてまずビ
ット線が所定の電位まであらかじめ充電され、その際に
読出しフリップフロップの結節点もビット線電位にあら
かじめ充電されるように上述の接続用のトランジスタが
導通させられる。この際に同時に読出１フリツプフロツ
プの足点け、フリップフロップが中立状態に保たれてそ
れにより優先状態へ跳躍できないように、クロックを介
して高電位レベルに置かれる。それから、フリップフロ
ップの一方の側では情報を含むメモリセルが選択されフ
リップ７０ツブの他方の側では参照セル（ダミーセル）
が選択され、それによってフリップフロップの結節点に
おける予備充電電位に相当する情報電位が重畳される。
ット線が所定の電位まであらかじめ充電され、その際に
読出しフリップフロップの結節点もビット線電位にあら
かじめ充電されるように上述の接続用のトランジスタが
導通させられる。この際に同時に読出１フリツプフロツ
プの足点け、フリップフロップが中立状態に保たれてそ
れにより優先状態へ跳躍できないように、クロックを介
して高電位レベルに置かれる。それから、フリップフロ
ップの一方の側では情報を含むメモリセルが選択されフ
リップ７０ツブの他方の側では参照セル（ダミーセル）
が選択され、それによってフリップフロップの結節点に
おける予備充電電位に相当する情報電位が重畳される。
フリップ７０ツブの足点におけるクロックは低位レベル
（通常は零レベル）へ下げられ、ビット線とフリップフ
ロツブ結節点とを切り離す接続用トランジスタにおける
クロックはより低いレベルへ下げられる。異なる情報電
位によりフリップ７０ツブは今やそれの優先状態へ跳躍
する。フリップフロップの結節点の情報が対応せる伝達
トランジスタを介して外部ビット線に連絡され、外部ビ
ット線を介してメモリから情報が取り出される。
（通常は零レベル）へ下げられ、ビット線とフリップフ
ロツブ結節点とを切り離す接続用トランジスタにおける
クロックはより低いレベルへ下げられる。異なる情報電
位によりフリップ７０ツブは今やそれの優先状態へ跳躍
する。フリップフロップの結節点の情報が対応せる伝達
トランジスタを介して外部ビット線に連絡され、外部ビ
ット線を介してメモリから情報が取り出される。
読出しフリップフロップの優先状態への跳躍の上述の経
過は、換言するならば、フリップフロップの一方の分枝
が導通してそれにより対応せる結節点が低位レベル（零
電位）に引込まれることなのである。これに対応してお
のずと内部ビット線（これはフリップフロップ結節点を
メモリセルに接続する線である。）も上述の外部ビット
線も放電させられること、すなわち低位レベル（零電位
）へ引込まれることが必要である。したがって、メモリ
のアクセス時間は、とりわけフリップフロップ結節点に
おける情報判別後における内部および外部のビット線の
放電に要する時間によって決まる。
過は、換言するならば、フリップフロップの一方の分枝
が導通してそれにより対応せる結節点が低位レベル（零
電位）に引込まれることなのである。これに対応してお
のずと内部ビット線（これはフリップフロップ結節点を
メモリセルに接続する線である。）も上述の外部ビット
線も放電させられること、すなわち低位レベル（零電位
）へ引込まれることが必要である。したがって、メモリ
のアクセス時間は、とりわけフリップフロップ結節点に
おける情報判別後における内部および外部のビット線の
放電に要する時間によって決まる。
本発明の目的は、ビット線の放電時間を短縮することに
よりメモリセルへのアクセス時間の短縮を可能にするこ
とにある。
よりメモリセルへのアクセス時間の短縮を可能にするこ
とにある。
この目的は、本発明によれば、冒頭に述べた如き回路装
置において、それぞれの接続用トランジスタに別のトラ
ンジスタが並列接続されていて、これらの別のトランジ
スタは読出サイクルにおいて情報判別中高抵抗におかれ
、情報判別後低抵抗に切り換えられるようにすることに
よって達成される。
置において、それぞれの接続用トランジスタに別のトラ
ンジスタが並列接続されていて、これらの別のトランジ
スタは読出サイクルにおいて情報判別中高抵抗におかれ
、情報判別後低抵抗に切り換えられるようにすることに
よって達成される。
本発明の実施態様によれば、別のトランジスタは次の如
きクロック信号によって制御される。すなわち、とのク
ロック信号は、読出しフリップフロップの足点クロック
が低位レベルへ下げられた後であって、かつ接続用トラ
ンジスタを制御するクロックのレベルが高レベルから低
いほうのレベルへ下げられた後に、しかも足点クロック
および接続用トランジスタを制御するクロックが新たに
高レベルへ引き上げられる前において、再び低いレベル
へ下げられる。
きクロック信号によって制御される。すなわち、とのク
ロック信号は、読出しフリップフロップの足点クロック
が低位レベルへ下げられた後であって、かつ接続用トラ
ンジスタを制御するクロックのレベルが高レベルから低
いほうのレベルへ下げられた後に、しかも足点クロック
および接続用トランジスタを制御するクロックが新たに
高レベルへ引き上げられる前において、再び低いレベル
へ下げられる。
以下、図面を参照しながら本発明を実施例について詳細
に説明する。
に説明する。
第１図は読出しフリップフロップと、これとメモリの内
部ビット線との接続を示す原理回路図であり、第２図は
第１図による回路の互いに異なる点における制御用クロ
ック信号のタイムチャートである。
部ビット線との接続を示す原理回路図であり、第２図は
第１図による回路の互いに異なる点における制御用クロ
ック信号のタイムチャートである。
第１図によれば、読出しフリップフロップは互いに交差
接続されている２つのトランジスタＴ１およびＴ２とか
らなり、２つの判別結節点および足点３を備えでいる。
接続されている２つのトランジスタＴ１およびＴ２とか
らなり、２つの判別結節点および足点３を備えでいる。
この足点３には第２図のタイムチャートに実線で示され
ている時間経過を有するクロックφ８が供給される。
ている時間経過を有するクロックφ８が供給される。
フリッププロップの結節点１および２はそれぞれ接続用
トランジスタＴ３およびＴｊを介してメモリの内部のビ
ット線４および４′に接続されている。トランジスタＴ
３およびＴ４は第２図に破線曲線で示されている経過を
有するクロックφ。によって制御される。
トランジスタＴ３およびＴｊを介してメモリの内部のビ
ット線４および４′に接続されている。トランジスタＴ
３およびＴ４は第２図に破線曲線で示されている経過を
有するクロックφ。によって制御される。
既に述べたように、フリップフロップによる情報判別の
ためにクロックφ８は零レベルへ下げられ、クロックφ
７は零でない低いレベルへ下げられる。
ためにクロックφ８は零レベルへ下げられ、クロックφ
７は零でない低いレベルへ下げられる。
クロックφＴは実際においてはクロックφＳに依存する
ために、クロックφＴはフリップフロップにおける情報
判別後に、第２図のタイムチャートから明らかのように
元の高いレベルへは上昇しない。したがって、トランジ
スタＴ３およびＴ４は、フリップ７０ツブのトランジス
タが導通しているｔｌうの結節点に接続されている内部
および外部のビット線の速やかな放電のために必要であ
るようには完全に導通しない＠この欠点を避けるために
、本発明にしたがって、接続用トランジスタＴ３および
Ｔ４のそれぞれにトランジスタＴ５．Ｔ６が１列接続さ
れ、これらのトランジスタＴ５．Ｔ６はクロックφ、に
よって第２図のタイムチャー・トに鎖線で示されている
曲線にしたがって制御される。したがって、トランジス
タＴ５．Ｔ６は７１Ｊノブフロツプによる情報判別中に
は高抵抗であり、情報判別後に対応せるビット線が速や
かに対応せるトランジスタＴ５もしくはＴ６を介して放
電され得るように低抵抗、すなわち完全導通となる。第
２図によるタイムチャートから明らかのようにクロック
φＦは）フリップフロップの足点３におけるクロックφ
Ｓが低位レベルへ下がった後で、かつ接続用トランジス
タＴ３およびＴ４を制御するクロックφＴのレベルが高
レベルから低いほうのレベルへ下がった後に、しかもク
ロックφＳお二びクロックφ７が高レベルへ引き上げら
れる前に、再び低位レベルへ引き下げられる。
ために、クロックφＴはフリップフロップにおける情報
判別後に、第２図のタイムチャートから明らかのように
元の高いレベルへは上昇しない。したがって、トランジ
スタＴ３およびＴ４は、フリップ７０ツブのトランジス
タが導通しているｔｌうの結節点に接続されている内部
および外部のビット線の速やかな放電のために必要であ
るようには完全に導通しない＠この欠点を避けるために
、本発明にしたがって、接続用トランジスタＴ３および
Ｔ４のそれぞれにトランジスタＴ５．Ｔ６が１列接続さ
れ、これらのトランジスタＴ５．Ｔ６はクロックφ、に
よって第２図のタイムチャー・トに鎖線で示されている
曲線にしたがって制御される。したがって、トランジス
タＴ５．Ｔ６は７１Ｊノブフロツプによる情報判別中に
は高抵抗であり、情報判別後に対応せるビット線が速や
かに対応せるトランジスタＴ５もしくはＴ６を介して放
電され得るように低抵抗、すなわち完全導通となる。第
２図によるタイムチャートから明らかのようにクロック
φＦは）フリップフロップの足点３におけるクロックφ
Ｓが低位レベルへ下がった後で、かつ接続用トランジス
タＴ３およびＴ４を制御するクロックφＴのレベルが高
レベルから低いほうのレベルへ下がった後に、しかもク
ロックφＳお二びクロックφ７が高レベルへ引き上げら
れる前に、再び低位レベルへ引き下げられる。
第１図は本発明の実施例を示す原理回路図、第２図は第
１図の実施例圧おける互いに異なる点に与えられるクロ
ックの時間経過な示すタイムチャートである。 １．２・・・フリップ７０ツブの結節点、 ３・・・フ
リップフロップの足点、４．４’・・・メモリの内部ビ
ット線、 Ｔｏ、Ｔ２・・−７リツプフロツプを構成す
るＭＯＳ）ランジスタ、 Ｔ３．Ｔ４・・・接続用トラ
ンジスタ、 Ｔ５．Ｔ６・・・別のトランジスタ。 ＩＧＩ
１図の実施例圧おける互いに異なる点に与えられるクロ
ックの時間経過な示すタイムチャートである。 １．２・・・フリップ７０ツブの結節点、 ３・・・フ
リップフロップの足点、４．４’・・・メモリの内部ビ
ット線、 Ｔｏ、Ｔ２・・−７リツプフロツプを構成す
るＭＯＳ）ランジスタ、 Ｔ３．Ｔ４・・・接続用トラ
ンジスタ、 Ｔ５．Ｔ６・・・別のトランジスタ。 ＩＧＩ
Claims (1)
- 【特許請求の範囲】 １）ダイナミック半導体読出し／書込みメモリにおける
ビット線に読出しフリップフロップを接続するためにそ
れぞれ読出しフリップ７０ツブの結節点をビット線に接
続するトランジスタを備えている回路装置において、接
続用のトランジスタ（Ｔ３．Ｔ４）のそれぞれに別のト
ランジスタ（Ｔ５．Ｔ６）を並列接続し、これらの別の
トランジスタは読出しサイクル時に情報判別中は高抵抗
におき、情報判別後に低抵抗に切り換えるようにしたこ
とを特徴とするメモリのビット線に読出しフリップフロ
ップを接続するための回路装置。 ２）別のトランジスタを制御するだめのクロック信号（
φＦ）は、フリップフロップの足点クロック（φ８）が
低位レベルへ下げられた後で、かつ接続用のトランジス
タ（Ｔ３．Ｔ４）を制御するクロック（φＴ）のレベル
が高レベルから低いレベルへ引き下げられた後に、しか
も足点クロック（φ８）および接続用のトランジスタを
制御するクロック（φＴ）が新たに高レベルへ引き上げ
られる前に再び低レベルへ引き下げられることを特徴と
する特許請求の範囲第１項記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31385494 | 1981-09-28 | ||
| DE19813138549 DE3138549A1 (de) | 1981-09-28 | 1981-09-28 | Schaltungsanordnung zur ankopplung von lese-flip-flops an bit-leitungen in dynamischen halbleiter-schreib-lese-speichern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868294A true JPS5868294A (ja) | 1983-04-23 |
Family
ID=6142810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166403A Pending JPS5868294A (ja) | 1981-09-28 | 1982-09-24 | メモリ用回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0075919A3 (ja) |
| JP (1) | JPS5868294A (ja) |
| DE (1) | DE3138549A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165398A (ja) * | 1989-11-24 | 1991-07-17 | Matsushita Electric Ind Co Ltd | Ｒａｍの読み出し回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2562705B1 (fr) * | 1984-04-06 | 1986-06-27 | Thomson Csf Mat Tel | Cellule elementaire de memoire vive, et memoire vive realisee par association de telles cellules elementaires |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4069474A (en) * | 1976-04-15 | 1978-01-17 | National Semiconductor Corporation | MOS Dynamic random access memory having an improved sensing circuit |
-
1981
- 1981-09-28 DE DE19813138549 patent/DE3138549A1/de not_active Withdrawn
-
1982
- 1982-09-24 JP JP57166403A patent/JPS5868294A/ja active Pending
- 1982-09-27 EP EP82108940A patent/EP0075919A3/de not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165398A (ja) * | 1989-11-24 | 1991-07-17 | Matsushita Electric Ind Co Ltd | Ｒａｍの読み出し回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0075919A2 (de) | 1983-04-06 |
| EP0075919A3 (de) | 1985-10-30 |
| DE3138549A1 (de) | 1983-04-07 |
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