JPS5868962A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5868962A JPS5868962A JP56167528A JP16752881A JPS5868962A JP S5868962 A JPS5868962 A JP S5868962A JP 56167528 A JP56167528 A JP 56167528A JP 16752881 A JP16752881 A JP 16752881A JP S5868962 A JPS5868962 A JP S5868962A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- transistor
- transistors
- gate electrode
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｔｔ 発明の技術分野
本発明はスタチック型ランダムアクセスメモリーセルに
関する。
関する。
本発明はとくにＭＩ８（義にはＭ２Ｓ）型トランジスタ
を用いた装置においてとくに有効であるがこれに限定さ
れるものではない。
を用いた装置においてとくに有効であるがこれに限定さ
れるものではない。
１ｍ 従来技術と問題点
従来、スタチックｍランダムアクセスメモリーセルはＪ
［１図に示す如く交差接続された２つのトランジスタＱ
１＊ Ｑ ｓと負荷トランジスタＱ８・Ｑ４ＫＬって
構成され、これをマトリクス状に並べ同一ビット一対Ｂ
Ｌ、ＢＬ上に多数のセルをＩｉｋ続する都合よ、ワード
１ｉＷＬＫより制御される遇択用ト２ンジスタＱｉ、Ｑ
＠を設けた６ｇＩＡのトランジスタで構成されてい九。
［１図に示す如く交差接続された２つのトランジスタＱ
１＊ Ｑ ｓと負荷トランジスタＱ８・Ｑ４ＫＬって
構成され、これをマトリクス状に並べ同一ビット一対Ｂ
Ｌ、ＢＬ上に多数のセルをＩｉｋ続する都合よ、ワード
１ｉＷＬＫより制御される遇択用ト２ンジスタＱｉ、Ｑ
＠を設けた６ｇＩＡのトランジスタで構成されてい九。
メモリーの集積ピット数の同上の要求に対してビット当
りの占有面積を減らしかつ集積回路のテープ面積を増大
させないために、負荷トランジスタＱｉ、Ｑ・を固定抵
抗に１１１１換え番つのトランジスタで１ビツトをｓｇ
する手段がとられる工うになった。
りの占有面積を減らしかつ集積回路のテープ面積を増大
させないために、負荷トランジスタＱｉ、Ｑ・を固定抵
抗に１１１１換え番つのトランジスタで１ビツトをｓｇ
する手段がとられる工うになった。
第２図はこのようなセルのｔｇｌ路図であり、負荷抵抗
としては一般に高抵抗のポリシリコンが用いられる◇更
にメモリーセルを小型化するため、近年発表された公知
の技術（Ｔａ０ｂｘｏｎｅ ｅｔａｌ ｓ １８８００
Ｄｉｇ、Ｔｅｃｈ、 ｐＺ１１６（１９８０））では１
＠ｚ図中のトランジスタＱｙ’、’Ｑａのゲートを構成
するポリシリコンと負荷抵抗となるポリシリコンを別工
程で形成し、負荷抵抗かトランジスタ上に立体的に配置
さｎる４造が取らｎた０第８図はこれを示す平面図であ
り、わかりやすくするため負荷抵抗やビット−１電源−
１接地巌を略しである０こｎの詳細については前記公知
文献を参焦され次い０ゲート電極ｌ−２とドレイン領域
８．４間は埋込コンタクトＢＮＩ ｅ ＢＮｍに工って
１［＊電気的に接続されているＱこの構成で同−平向上
に配直さｎた会つのトランジスタＱｙ、Ｑａ、Ｑｅ、Ｑ
ｉｏを更４Ｃ高集積化するためには、例えばｌｉ捩した
ゲートとゲート間を狭くする、ゲート自体の１−１長さ
を短くする等の方法しか残されておらず、こｎらは何ｎ
もパターンの微細化を要する◎しかし現実にはトランジ
スタが正常に動作する几めにはそのゲート長の縮少には
限界があってむやみに微細化はできない。またゲート、
ゲート間の間隔も許容される最小〃ロエ寸法に工つて決
定さｎｌこれを更に狭めることは。
としては一般に高抵抗のポリシリコンが用いられる◇更
にメモリーセルを小型化するため、近年発表された公知
の技術（Ｔａ０ｂｘｏｎｅ ｅｔａｌ ｓ １８８００
Ｄｉｇ、Ｔｅｃｈ、 ｐＺ１１６（１９８０））では１
＠ｚ図中のトランジスタＱｙ’、’Ｑａのゲートを構成
するポリシリコンと負荷抵抗となるポリシリコンを別工
程で形成し、負荷抵抗かトランジスタ上に立体的に配置
さｎる４造が取らｎた０第８図はこれを示す平面図であ
り、わかりやすくするため負荷抵抗やビット−１電源−
１接地巌を略しである０こｎの詳細については前記公知
文献を参焦され次い０ゲート電極ｌ−２とドレイン領域
８．４間は埋込コンタクトＢＮＩ ｅ ＢＮｍに工って
１［＊電気的に接続されているＱこの構成で同−平向上
に配直さｎた会つのトランジスタＱｙ、Ｑａ、Ｑｅ、Ｑ
ｉｏを更４Ｃ高集積化するためには、例えばｌｉ捩した
ゲートとゲート間を狭くする、ゲート自体の１−１長さ
を短くする等の方法しか残されておらず、こｎらは何ｎ
もパターンの微細化を要する◎しかし現実にはトランジ
スタが正常に動作する几めにはそのゲート長の縮少には
限界があってむやみに微細化はできない。またゲート、
ゲート間の間隔も許容される最小〃ロエ寸法に工つて決
定さｎｌこれを更に狭めることは。
例えば製造装置をより微細な加工が可能なものに変更す
る（例えば従来性われていたフォトマスクを用いたりソ
ゲ２フイ工程から電子ビームやＸ巌を用い友ものに変更
する）等の必ｉｌＩを生じるため看しい製造コストの上
昇につながる〇 （３）発明の構成 本発明はこの点にかんがみ、８つのトランジスタのゲー
ト電極間の分１１１１＊ｆ：第１のトランジスタと第３
のトランジスタのゲート電極を別工程で作ることにＬＤ
、ａｉｌのトランジスタのゲート周囲に形成された層間
絶縁Ｊｌｌを介して両方のトランジスタのゲート電極同
志を電気的に分−しｆｔｇ造のメモリーセル・を提供す
るものであり、この４！台、ゲート間隔は層間絶縁属の
膜厚８Ｎ度となるため、従来公知の工程によってｇｏｏ
ｏＡ−８００ＯＡのゎず〃為な間隔で公庫が可能となる
。
る（例えば従来性われていたフォトマスクを用いたりソ
ゲ２フイ工程から電子ビームやＸ巌を用い友ものに変更
する）等の必ｉｌＩを生じるため看しい製造コストの上
昇につながる〇 （３）発明の構成 本発明はこの点にかんがみ、８つのトランジスタのゲー
ト電極間の分１１１１＊ｆ：第１のトランジスタと第３
のトランジスタのゲート電極を別工程で作ることにＬＤ
、ａｉｌのトランジスタのゲート周囲に形成された層間
絶縁Ｊｌｌを介して両方のトランジスタのゲート電極同
志を電気的に分−しｆｔｇ造のメモリーセル・を提供す
るものであり、この４！台、ゲート間隔は層間絶縁属の
膜厚８Ｎ度となるため、従来公知の工程によってｇｏｏ
ｏＡ−８００ＯＡのゎず〃為な間隔で公庫が可能となる
。
更に本発明を用いることによ、す、従来はＭＩＳトラン
ジスタのゲート、電極かアクティブ領域とのパターン位
置ず′ｉ″Ｌを・生じてもトランジスタの性能を劣化さ
せないように一部をフィールド酸化編上まで延長させ２
石形成させていたか、こりゲートの延長部分のむだ面構
が減り、メモリーの占有面積は刀ロエ寸法を値細化しな
くても縮少化できる。以下これを回向をもって説明する
。
ジスタのゲート、電極かアクティブ領域とのパターン位
置ず′ｉ″Ｌを・生じてもトランジスタの性能を劣化さ
せないように一部をフィールド酸化編上まで延長させ２
石形成させていたか、こりゲートの延長部分のむだ面構
が減り、メモリーの占有面積は刀ロエ寸法を値細化しな
くても縮少化できる。以下これを回向をもって説明する
。
（４）発明の実施例
第４図は本発明の一実施例によるメモリーセル平向図を
示すもので、回向上は第８図に対応し、ゲート長の最小
Ｍ幅は同一に描いである。トランジスタＱ、は第、具層
目のポリシリコンまたはこ几ζ類似の性質をもつメタル
シリサイドＳ高融点メタル等によって形成さｎたゲート
電極ｌを有する０例えば公知の方法に工す基板Ｐ型シリ
コン゛を鈑化し、厚さ８００ＡのＳｉＯ□を形成してゲ
ート絶縁膜とし、 ＯＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法で堆積したポリ
シリコンを加工してＱ、のゲート電極を得る。このゲー
ト形成に先立ちゲート酸化膜の一部に開工部を設けてお
くと、当該部分ではゲート電極とシリコン基板か接触し
、ゲート電憶材料中の不純物が基板内に拡散されると埋
込コンタク） ＢＮｓが形成される。この部分でＱ、の
ゲートとＱ′・のドレインが接続される。次に不要なゲ
ート酸化膜を除去し更にＱ、のゲート電極ｌの同門に層
間絶縁１Ｎを形成する。この方法はいくつかの公知の方
法が利用できるが、例えば増 改比伝を用いると、高濃
度に不純物が゛ドープされたポリシリコンはシリコン基
板に比べて数倍の速さで熱酸化されるためトランジスタ
Ｑａのゲート改１ヒ膜形成を行う過程でＱ？（’＞ゲー
ト電＃＆ｌのまわりには厚い、例えばｇｓｏｏＡ程度の
８４０．膜が形成される◎ Ｑ、とＱ、は原則的には同一のゲート酸化膜厚とするみ
しかル、これらのトランジスタがチャネルドープ構造を
とる場合、あえてゲート酸化膜厚を＾らせた方か電気的
には両トランジスタの特注がバランスし、フリップフロ
ップ回路として望ましいこともある。即ち９８部分のチ
ャネルはＱ？のゲート酸化後、この酸化膜が一度除去さ
れ再び酸化されるためにチャネルドープのドーズ重に変
化が生じるため、それによるｖｊ性変動分を補償するよ
う両トランジスタのゲート酸化膜厚を異らせてもよい。
示すもので、回向上は第８図に対応し、ゲート長の最小
Ｍ幅は同一に描いである。トランジスタＱ、は第、具層
目のポリシリコンまたはこ几ζ類似の性質をもつメタル
シリサイドＳ高融点メタル等によって形成さｎたゲート
電極ｌを有する０例えば公知の方法に工す基板Ｐ型シリ
コン゛を鈑化し、厚さ８００ＡのＳｉＯ□を形成してゲ
ート絶縁膜とし、 ＯＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法で堆積したポリ
シリコンを加工してＱ、のゲート電極を得る。このゲー
ト形成に先立ちゲート酸化膜の一部に開工部を設けてお
くと、当該部分ではゲート電極とシリコン基板か接触し
、ゲート電憶材料中の不純物が基板内に拡散されると埋
込コンタク） ＢＮｓが形成される。この部分でＱ、の
ゲートとＱ′・のドレインが接続される。次に不要なゲ
ート酸化膜を除去し更にＱ、のゲート電極ｌの同門に層
間絶縁１Ｎを形成する。この方法はいくつかの公知の方
法が利用できるが、例えば増 改比伝を用いると、高濃
度に不純物が゛ドープされたポリシリコンはシリコン基
板に比べて数倍の速さで熱酸化されるためトランジスタ
Ｑａのゲート改１ヒ膜形成を行う過程でＱ？（’＞ゲー
ト電＃＆ｌのまわりには厚い、例えばｇｓｏｏＡ程度の
８４０．膜が形成される◎ Ｑ、とＱ、は原則的には同一のゲート酸化膜厚とするみ
しかル、これらのトランジスタがチャネルドープ構造を
とる場合、あえてゲート酸化膜厚を＾らせた方か電気的
には両トランジスタの特注がバランスし、フリップフロ
ップ回路として望ましいこともある。即ち９８部分のチ
ャネルはＱ？のゲート酸化後、この酸化膜が一度除去さ
れ再び酸化されるためにチャネルドープのドーズ重に変
化が生じるため、それによるｖｊ性変動分を補償するよ
う両トランジスタのゲート酸化膜厚を異らせてもよい。
もちろんＱ、の電極ｌを形成後Ｑ、のゲート形成前にチ
ャネルドープをやり直しても艮し１゜この場会見７部分
はゲート・ポリシリコンがンスクとなってチャネルドー
プはされない。ま友Ｑ、とＱａｋ比べるとＱ、のゲート
部は工程的にＱ８よりも前に作らｎるためにチャネルド
ープさｎた不純物が再分布しゃすいＯこれらを補正しＱ
ｙ、Ｑｓ乞電気的に許谷軛囲内にバランスさせる几めに
Ｑ。
ャネルドープをやり直しても艮し１゜この場会見７部分
はゲート・ポリシリコンがンスクとなってチャネルドー
プはされない。ま友Ｑ、とＱａｋ比べるとＱ、のゲート
部は工程的にＱ８よりも前に作らｎるためにチャネルド
ープさｎた不純物が再分布しゃすいＯこれらを補正しＱ
ｙ、Ｑｓ乞電気的に許谷軛囲内にバランスさせる几めに
Ｑ。
のゲート電極形成後に装置のチャネルド−１（不Ｎ物は
基板と同一の導電型もしくは道導電型もあり得る）を行
い、かつゲート酸化膜厚もＱｔ、Ｑｓで独立に制（２）
し、異なる厚さに設足することが望ましい。
基板と同一の導電型もしくは道導電型もあり得る）を行
い、かつゲート酸化膜厚もＱｔ、Ｑｓで独立に制（２）
し、異なる厚さに設足することが望ましい。
Ｑ８のゲート・ポリシリコン形成に先立ちグーゲート絶
縁膜の一部に開口部を設けておくことにより、埋込コン
タクトＢＮｌｆｔ形成し得るＯ Ｑ、 、Ｑ。
縁膜の一部に開口部を設けておくことにより、埋込コン
タクトＢＮｌｆｔ形成し得るＯ Ｑ、 、Ｑ。
形成後金ＥＩＫヒ素をイオン注入しソース、ドレイン領
域を形成する０なおＱ９．ＱＩＯ及び周辺回路のトラン
ジスタはＱ、と同時もしくはＱｌと同時に形成される。
域を形成する０なおＱ９．ＱＩＯ及び周辺回路のトラン
ジスタはＱ、と同時もしくはＱｌと同時に形成される。
ソース書ドレイン領域形成直後の文−Ｘ′断面形状を第
５図に示す。同図にて、１０はｐａｌシリコン基板％１
１はフィールド酸化層、口はトランジスタ４．用ゲート
酸化膜、１８はゲート電極１．３間を絶縁するための８
ｊυ、膜であ、る。
５図に示す。同図にて、１０はｐａｌシリコン基板％１
１はフィールド酸化層、口はトランジスタ４．用ゲート
酸化膜、１８はゲート電極１．３間を絶縁するための８
ｊυ、膜であ、る。
次に埋込コンタクトＢＮｘ＊ＢＮ”部分にコンタクトし
電源とを結ぶ薄膜負荷抵抗を形震する０この負荷抵抗を
ポリシリコ′７１Ｘで構成するとすれば本発明のメモリ
ーセルは８層ポリシリコン構造となるが、もし第２層目
のポリシリコイの一部金向抵抗となるように選択的不純
物ドーピングを行えば２層ポリシリコン構造も可能であ
る０［源の給電−はトランジスタＱ、またはＱ、用のゲ
ート１１億と同時に形成されたポリシリコン層で構成し
ても艮いし、８層目のポリシリコンの一部を低抵抗化し
て用いても良い。次に層間絶縁膜を被層後、コンタクト
ホールＮ Ｏｓ ｅ Ｎ Ｏ４ｅ Ｎ （３％を形成し
、アルミニウム等に工り配線層としてアース配線、ビッ
ト線対を形成する。前者はＮＯａで、後者はＮｏ４ｅＮ
ＯＩでそれぞれコンタクトする。以下は通常のｔａｕｓ
メモリ一工程と同一である。５ｇ６図に最終形層の断面
を示す０間図にて１４はゲート用ポリシリコン層１．２
と負荷抵抗用ポリシリコン７ｄｌＳども絶縁するノー間
絶縁膜であり、本図では負荷抵抗用に８＠ポリシリコン
構造を採用した場合を例ボ１である。１６はＰ２Ｏのク
ロき層間絶縁膜であり、こｎを貫通して角１１６己のコ
ンタクトホールＮＯ８゜ＮＯ４，ＮＯ５が形成さｆ′Ｌ
′ｆｃ後にアルミニウム等の金属配線層１７が形成さ几
た状態を図示しであるＯなお、上記央厖例ではゲート電
極同志の重なり品分はフィールド領域上のみにある場−
８−を例示し ′たが、この重なりは一部は能動ｗ４域
上であっても。
電源とを結ぶ薄膜負荷抵抗を形震する０この負荷抵抗を
ポリシリコ′７１Ｘで構成するとすれば本発明のメモリ
ーセルは８層ポリシリコン構造となるが、もし第２層目
のポリシリコイの一部金向抵抗となるように選択的不純
物ドーピングを行えば２層ポリシリコン構造も可能であ
る０［源の給電−はトランジスタＱ、またはＱ、用のゲ
ート１１億と同時に形成されたポリシリコン層で構成し
ても艮いし、８層目のポリシリコンの一部を低抵抗化し
て用いても良い。次に層間絶縁膜を被層後、コンタクト
ホールＮ Ｏｓ ｅ Ｎ Ｏ４ｅ Ｎ （３％を形成し
、アルミニウム等に工り配線層としてアース配線、ビッ
ト線対を形成する。前者はＮＯａで、後者はＮｏ４ｅＮ
ＯＩでそれぞれコンタクトする。以下は通常のｔａｕｓ
メモリ一工程と同一である。５ｇ６図に最終形層の断面
を示す０間図にて１４はゲート用ポリシリコン層１．２
と負荷抵抗用ポリシリコン７ｄｌＳども絶縁するノー間
絶縁膜であり、本図では負荷抵抗用に８＠ポリシリコン
構造を採用した場合を例ボ１である。１６はＰ２Ｏのク
ロき層間絶縁膜であり、こｎを貫通して角１１６己のコ
ンタクトホールＮＯ８゜ＮＯ４，ＮＯ５が形成さｆ′Ｌ
′ｆｃ後にアルミニウム等の金属配線層１７が形成さ几
た状態を図示しであるＯなお、上記央厖例ではゲート電
極同志の重なり品分はフィールド領域上のみにある場−
８−を例示し ′たが、この重なりは一部は能動ｗ４域
上であっても。
また埋込コンタクト土であってもよいことは勿論である
。
。
（５）発明の効果
以上のように本発明に工ｎば、スタチック型のメモリセ
ルを構成する交差接続トランジスタ対の各ゲート電極を
互いに一部重ねて配置しである／こめセル面積を著しく
縮小することが可能になり、呆槓に向上のうえで優れた
実用効果が得られる。
ルを構成する交差接続トランジスタ対の各ゲート電極を
互いに一部重ねて配置しである／こめセル面積を著しく
縮小することが可能になり、呆槓に向上のうえで優れた
実用効果が得られる。
４、図面の簡単な説明 、３第１図
及び第２図はそれぞれ公知のスメナックィｌｉソランダ
ムアクセスメモリーセルの回路図、第８図は従来例のメ
モリーセル平面図、第６図は本発明大施例のメモリーセ
ルの要部を示す一＋血図、第５図は本発明実施例のメモ
リーセルの製造過程中の構造断面図であって％第４図の
ｘ−ｘ’断面に相当する図、第６図はｇ５図のメモリー
セルの製遺王程最終段階における構造断面図であ４゜ｔ
、ｇ・・・・・・・・・・・・・・・ゲート電極８．４
・・・・・・・・・・・・・・・ドレイン領域１１３．
１４．１６・・・・・・層閣絶ＩＩ＆膜１５・・・・・
・・・・・・・・・・・・・負荷抵抗用ポリシリコン層
Ｖｓｓ 第 １図 □ ＤＤ 第 λ 図 ｎ ’３ 図 ｔ 男４Ｆ！１
及び第２図はそれぞれ公知のスメナックィｌｉソランダ
ムアクセスメモリーセルの回路図、第８図は従来例のメ
モリーセル平面図、第６図は本発明大施例のメモリーセ
ルの要部を示す一＋血図、第５図は本発明実施例のメモ
リーセルの製造過程中の構造断面図であって％第４図の
ｘ−ｘ’断面に相当する図、第６図はｇ５図のメモリー
セルの製遺王程最終段階における構造断面図であ４゜ｔ
、ｇ・・・・・・・・・・・・・・・ゲート電極８．４
・・・・・・・・・・・・・・・ドレイン領域１１３．
１４．１６・・・・・・層閣絶ＩＩ＆膜１５・・・・・
・・・・・・・・・・・・・負荷抵抗用ポリシリコン層
Ｖｓｓ 第 １図 □ ＤＤ 第 λ 図 ｎ ’３ 図 ｔ 男４Ｆ！１
Claims (3)
- （１） 互いにドレインとゲートを交差ｍ絖したＳつ
の電界効果トランジスタを少くとも有するランダムアク
セスメモリーセルにおいて、一方のトランジスタのゲー
ト電極上に絶縁膜を介して佃方のトランジスタのグー１
ト電極が一部重ねられていることｔ−特徴とする半導体
記憶装置。 - （２）前記一方のトランジスタのゲート電極？ｉ繭叫他
方のトランジスタのドレイン領域に、前記他方のトラン
ジスタのゲート電極は＃紀一方のトランジスタのトンイ
ン領域に堀込コンタクト構造で接続されていることｆ：
特徴とする特許請求のｍ囲第１項紀賊の記憶装置。 - （３） 前記２つのトランジスタはＭＩ８ｍであり前
記一方のトランジスタのゲート絶縁−厚と前記他方のト
ランジスタのゲートＩ８縁厚が異りて設足され１両トラ
ンジスタの電気的置注をバランスさせ九ことを：￥ｆ値
とする特許請求の範囲第１項紀−の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167528A JPS5868962A (ja) | 1981-10-20 | 1981-10-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167528A JPS5868962A (ja) | 1981-10-20 | 1981-10-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868962A true JPS5868962A (ja) | 1983-04-25 |
Family
ID=15851360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167528A Pending JPS5868962A (ja) | 1981-10-20 | 1981-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488248A (en) * | 1991-12-30 | 1996-01-30 | At&T Corp. | Memory integrated circuit |
-
1981
- 1981-10-20 JP JP56167528A patent/JPS5868962A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488248A (en) * | 1991-12-30 | 1996-01-30 | At&T Corp. | Memory integrated circuit |
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