JPS5868977A - サイリスタ - Google Patents
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- JPS5868977A JPS5868977A JP57169445A JP16944582A JPS5868977A JP S5868977 A JPS5868977 A JP S5868977A JP 57169445 A JP57169445 A JP 57169445A JP 16944582 A JP16944582 A JP 16944582A JP S5868977 A JPS5868977 A JP S5868977A
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- Japan
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- thyristor
- gate
- emitter
- ignition
- pace
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/131—Thyristors having built-in components
- H10D84/135—Thyristors having built-in components the built-in components being diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/138—Thyristors having built-in components the built-in components being FETs
Landscapes
- Thyristors (AREA)
- Ignition Installations For Internal Combustion Engines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ｐペースが隣接しカソードにより接触された
ｎエミ、りと、ｎベースが隣接しアノードにより接触さ
れたｐエミ、りとを有する半導体素体および半導体素体
の界面に配置されＭＩ８ ）ランリスタを介して制御可
能のエミッタショート部とを備え、各ＭＩ８ ）ランリ
スタがａ （ｐｌエミ、り。
ｎエミ、りと、ｎベースが隣接しアノードにより接触さ
れたｐエミ、りとを有する半導体素体および半導体素体
の界面に配置されＭＩ８ ）ランリスタを介して制御可
能のエミッタショート部とを備え、各ＭＩ８ ）ランリ
スタがａ （ｐｌエミ、り。
ｐ （ｎｌベースに挿入されこれと導電接続されたｍ
（ｐｉ形の半導体領域およびｐ （ｎ）ベースのグー）
Ｋよって被板された区域を包含するようなサイリスタに
関する。
（ｐｉ形の半導体領域およびｐ （ｎ）ベースのグー）
Ｋよって被板された区域を包含するようなサイリスタに
関する。
この種類のサイリスタは西ドイツ国既特許出履Ｐ ３１
１８３５４９号明細書に記載されている。そのようなサ
イリスタの点弧は点弧電流インパルスのはかに、そのパ
ルスと時間的に一散するＭＩ８構造に対する制御電圧イ
ンパルスが必要である。
１８３５４９号明細書に記載されている。そのようなサ
イリスタの点弧は点弧電流インパルスのはかに、そのパ
ルスと時間的に一散するＭＩ８構造に対する制御電圧イ
ンパルスが必要である。
本発明は、点弧が点弧過程の間に必要なエミ。
タショート部の制御を含めて簡単なやり方で与えられる
点弧電流インパルスに由来するような最初に挙げた種類
のサイリスタを提供することを目的とする。この目的は
、本発明によれば界面にａ （ｐｌ工Ｚ、夕の綴部領域
ｓｐ（ｍｌベースに挿入されＭＩ８トランジスタのゲー
トと接続された別のａ ｒｐｉ形の半導体領域およびそ
の間に位置するｐ （ｍｌベースの部分区竣を包含する
横方向トランジスタを備え、この部分区櫨が点弧電極を
備えかっＭＩｉ９ ）ランリスタのゲートに正の電圧か
印加可能であることによって達成される。
点弧電流インパルスに由来するような最初に挙げた種類
のサイリスタを提供することを目的とする。この目的は
、本発明によれば界面にａ （ｐｌ工Ｚ、夕の綴部領域
ｓｐ（ｍｌベースに挿入されＭＩ８トランジスタのゲー
トと接続された別のａ ｒｐｉ形の半導体領域およびそ
の間に位置するｐ （ｍｌベースの部分区竣を包含する
横方向トランジスタを備え、この部分区櫨が点弧電極を
備えかっＭＩｉ９ ）ランリスタのゲートに正の電圧か
印加可能であることによって達成される。
木発Ｗｉ４により得ることかで會る利点は、特に暦阻止
状態でゲート客量に貯えられたエネルギーが点弧のため
に引ぎ出され、それによって比較的優かな制御入力で点
弧過鵬の呼び起こしに至ることにある。
状態でゲート客量に貯えられたエネルギーが点弧のため
に引ぎ出され、それによって比較的優かな制御入力で点
弧過鵬の呼び起こしに至ることにある。
以下図を引用して本発明の詳細な説明する・第１囚に本
発！ＩＩＩＫより構成されたサイリスタを示す・それは
例えばシリコンのような単結晶半導体材料からなる素体
ｌを有し、その素体はｎ形層２ｍ、２ｂおよび４とｐ形
層３および５を有する・二つの部分２１および２ｂから
なる層はｎエミ、り、層３はｐベース、層４はｎベース
そして層５はｐ工Ｚ、夕とも呼ばれる・ｎ工ｉ、夕の部
分２麿および２ｂは半導体素体ｌの界ｍ６に％ 例えば
アルミニウムのような導電材料からなり、−諸にサイリ
スタのカソードを形成する槓覆７麿および７ｂを備える
。それらは端子にと接続されている。ｐエミ。
発！ＩＩＩＫより構成されたサイリスタを示す・それは
例えばシリコンのような単結晶半導体材料からなる素体
ｌを有し、その素体はｎ形層２ｍ、２ｂおよび４とｐ形
層３および５を有する・二つの部分２１および２ｂから
なる層はｎエミ、り、層３はｐベース、層４はｎベース
そして層５はｐ工Ｚ、夕とも呼ばれる・ｎ工ｉ、夕の部
分２麿および２ｂは半導体素体ｌの界ｍ６に％ 例えば
アルミニウムのような導電材料からなり、−諸にサイリ
スタのカソードを形成する槓覆７麿および７ｂを備える
。それらは端子にと接続されている。ｐエミ。
り５には半魂体六体の反対側の界面８で、例えばアルミ
ニウムのような導電材料からなる７ノードと ９が接触している０７ノード９は熾子Ａ％備える。、＋
１エミ、りＺａ 、 ２ｂは第１図ではそれぞれＭ Ｉ
８電界効界形トランジスタ、例えば８１．ＤＩ、Ｇｌ
あるいは８２．Ｄ２．Ｇ２、界面６まで凰びるｐベース
３の突出部ＫＡおよび界面６上に被着された金属化ブリ
。
ニウムのような導電材料からなる７ノードと ９が接触している０７ノード９は熾子Ａ％備える。、＋
１エミ、りＺａ 、 ２ｂは第１図ではそれぞれＭ Ｉ
８電界効界形トランジスタ、例えば８１．ＤＩ、Ｇｌ
あるいは８２．Ｄ２．Ｇ２、界面６まで凰びるｐベース
３の突出部ＫＡおよび界面６上に被着された金属化ブリ
。
ジＭから制御可能なエミッタショート部８Ｋを備えてい
るｏｎエミッタ部２ａの８１の符号を付した綴部側の区
埴はその場合ソース領域となる。ｎ＋ドーピンダされた
ドレイン領域Ｄ１および界″７ｉｆ６の薄い１１気絶縁
層Ｉ８１によって分離された、導電材料からなり端子Ｇ
と接佼されたゲートＧｌが、導通状態で突出部ＫＡから
Ｍを介してｎエミッタ部分２ａへの低抵抗接続を生成す
るＭＩ８ ）ランリスタへ８１を補５゜同様な方式で部
分８２．Ｄ２およびＧ２が、導通状態でＫＡとｎエミ、
りの部分２ｂの間の低抵抗接続を生成する第二のＭＩ８
）ランリスタを形成する。金属化ブリ、ジＭはその際
突出部ＫＡをドレイン領域ＤＩおよびＤ２と接続する。
るｏｎエミッタ部２ａの８１の符号を付した綴部側の区
埴はその場合ソース領域となる。ｎ＋ドーピンダされた
ドレイン領域Ｄ１および界″７ｉｆ６の薄い１１気絶縁
層Ｉ８１によって分離された、導電材料からなり端子Ｇ
と接佼されたゲートＧｌが、導通状態で突出部ＫＡから
Ｍを介してｎエミッタ部分２ａへの低抵抗接続を生成す
るＭＩ８ ）ランリスタへ８１を補５゜同様な方式で部
分８２．Ｄ２およびＧ２が、導通状態でＫＡとｎエミ、
りの部分２ｂの間の低抵抗接続を生成する第二のＭＩ８
）ランリスタを形成する。金属化ブリ、ジＭはその際
突出部ＫＡをドレイン領域ＤＩおよびＤ２と接続する。
第１図に示す制御可能のエミッタショート部ＳＫを含む
サイリスクが軸１０に対し円対称に形成されるならば、
ＭＩ８構造は環状のｎエミ、り部分２ａの外縁および
環状の□エミ、り部分２ｂの内縁にそれぞれ接して位置
する。この実ＮａＭ様の発展においてはそのようなＭＩ
８構造の複数を多数の環状で同心のｎエミ、夕部分がそ
れぞれ相互から分離できこともできる（フィンガ構造）
。さらに第１Ｍに示す装宜を、互から分離されたｎエミ
、り部分２ｍおよび２ｂの代りに、できるだけ一様に分
布された多数の開口部ＯＦおよびＯＦ’を備えた連続し
たｎニミ、り２暑、２ｂを用意するように構成すること
もできる。この場合、符号Ｄ１およびＤ２は一軸１１に
中心対称く形成された一つで同じ環状のｎ ドーピング
されたドレイン領域の異なる断面を示すだけにすぎない
。Ｓｌおよび８２はその時は開口部ＯＦ！−■むｎエミ
、り２ａ、２ｂの一つで同じ縁帯域の異なる断面を意味
する。制御可卵のエミ、り短絡部８にの制御と原理上の
作動様式はこの実施変形に影響されないままである。ゲ
ート電圧、すなわちＧを介してＧ１および０２に導かれ
る電圧がｐペース３のその下に位置する部分に相対的に
零であるならば、電界効果形トランジスタ８１ 、Ｇ１
、ＤＩおよび１、（）２．Ｇ２は阻止状態であり、工
ξ、タショート部は謔断され、サイリスタは高い点弧感
度をもつ状態に存在する。正のゲート電圧の印ＩＩＪＫ
よって短絡部が働くように接続され、サイリスタは点弧
感度をもたない安定した状態に移される・ＭＩＩ９電界
効幣形トランジスタの制御のために、この電界効果形ト
ランジスタの制御端子Ｇは高抵抗の電流制限抵抗Ｒとダ
イオードＤ３を介してアノード端子Ａと接続されている
・付加してＧから膳エミ、り２ａの内縁にきわめて近接
して存在する別のｎ ドーピングされた帯域１２の端子
への接続が存在する。
サイリスクが軸１０に対し円対称に形成されるならば、
ＭＩ８構造は環状のｎエミ、り部分２ａの外縁および
環状の□エミ、り部分２ｂの内縁にそれぞれ接して位置
する。この実ＮａＭ様の発展においてはそのようなＭＩ
８構造の複数を多数の環状で同心のｎエミ、夕部分がそ
れぞれ相互から分離できこともできる（フィンガ構造）
。さらに第１Ｍに示す装宜を、互から分離されたｎエミ
、り部分２ｍおよび２ｂの代りに、できるだけ一様に分
布された多数の開口部ＯＦおよびＯＦ’を備えた連続し
たｎニミ、り２暑、２ｂを用意するように構成すること
もできる。この場合、符号Ｄ１およびＤ２は一軸１１に
中心対称く形成された一つで同じ環状のｎ ドーピング
されたドレイン領域の異なる断面を示すだけにすぎない
。Ｓｌおよび８２はその時は開口部ＯＦ！−■むｎエミ
、り２ａ、２ｂの一つで同じ縁帯域の異なる断面を意味
する。制御可卵のエミ、り短絡部８にの制御と原理上の
作動様式はこの実施変形に影響されないままである。ゲ
ート電圧、すなわちＧを介してＧ１および０２に導かれ
る電圧がｐペース３のその下に位置する部分に相対的に
零であるならば、電界効果形トランジスタ８１ 、Ｇ１
、ＤＩおよび１、（）２．Ｇ２は阻止状態であり、工
ξ、タショート部は謔断され、サイリスタは高い点弧感
度をもつ状態に存在する。正のゲート電圧の印ＩＩＪＫ
よって短絡部が働くように接続され、サイリスタは点弧
感度をもたない安定した状態に移される・ＭＩＩ９電界
効幣形トランジスタの制御のために、この電界効果形ト
ランジスタの制御端子Ｇは高抵抗の電流制限抵抗Ｒとダ
イオードＤ３を介してアノード端子Ａと接続されている
・付加してＧから膳エミ、り２ａの内縁にきわめて近接
して存在する別のｎ ドーピングされた帯域１２の端子
への接続が存在する。
ｎ工ｊツタ２１と襲ドーピングされた帯域１２の間で表
面に出るｐペースの区域は余興被覆ｚ１を備えている。
面に出るｐペースの区域は余興被覆ｚ１を備えている。
ｎ：Ｌミッタ２ａの内１１Ｐペース３のＺｌの下にある
区域および一帯斌νは、ｎｐｎ横方向Ｆランジスリスエ
ミ、り、ペースおよびコレクタをそれぞれ形成する、そ
こでアノード９（／ｃ正の電圧を印加するやいなや、こ
の１圧は抵抗Ｒとダイオードを介して端子Ｇにも違し、
サイリスタが点弧感度のない状！Ｉに移されるように導
く、ゲートＧ１と０２の容量への電圧は、その場合高（
とも領域１２とｐイー３３０間のｐｎ＊合のブレークダ
ウン電圧、すなわち１０ないし２０Ｖ程度になり得る。
区域および一帯斌νは、ｎｐｎ横方向Ｆランジスリスエ
ミ、り、ペースおよびコレクタをそれぞれ形成する、そ
こでアノード９（／ｃ正の電圧を印加するやいなや、こ
の１圧は抵抗Ｒとダイオードを介して端子Ｇにも違し、
サイリスタが点弧感度のない状！Ｉに移されるように導
く、ゲートＧ１と０２の容量への電圧は、その場合高（
とも領域１２とｐイー３３０間のｐｎ＊合のブレークダ
ウン電圧、すなわち１０ないし２０Ｖ程度になり得る。
点弧を起こすためにサイリスクに点弧ｔＦＭＺ１と端子
１１Ｓにおいて接続される点弧電流回路を介して正の点
弧電流インパルスを導（と、これはｎｐｎ ）ランリス
クの導通を引き起こす＠これによってゲートＧ１および
Ｇ２の容量は放電し、その結果ＭＩＳ電界効果形トラン
ジスタは阻止状態となり、サイリスタを点弧感度をもつ
状態に変換する・ＭＩ８ ）ランリスクの比較的大きい
ゲート容量のため、その際付加的な点弧電流インパルス
として働（強力なｈＸｗｗ流が流れる。外部コンデンサ
Ｃの並列接続によってこの付り的な点弧′ｖｔ流イフィ
ンパルスｊ６増大される。
１１Ｓにおいて接続される点弧電流回路を介して正の点
弧電流インパルスを導（と、これはｎｐｎ ）ランリス
クの導通を引き起こす＠これによってゲートＧ１および
Ｇ２の容量は放電し、その結果ＭＩＳ電界効果形トラン
ジスタは阻止状態となり、サイリスタを点弧感度をもつ
状態に変換する・ＭＩ８ ）ランリスクの比較的大きい
ゲート容量のため、その際付加的な点弧電流インパルス
として働（強力なｈＸｗｗ流が流れる。外部コンデンサ
Ｃの並列接続によってこの付り的な点弧′ｖｔ流イフィ
ンパルスｊ６増大される。
１ｖｉＩ８電界効果形トランジスタの作ｌｌｌ１１を圧
は、点弧の後に１）−ド９に印加される胆鼠圧が、エミ
、りｇｆ１絡部を再び有効に！１続するのに十分である
はど小さくなければならない、そのとぎだけサイリスク
のＭ断につづく人に印加する圧電圧の急上舛において、
サイリスクをＬ！ｖ／ｄｔ点弧から保−する。
は、点弧の後に１）−ド９に印加される胆鼠圧が、エミ
、りｇｆ１絡部を再び有効に！１続するのに十分である
はど小さくなければならない、そのとぎだけサイリスク
のＭ断につづく人に印加する圧電圧の急上舛において、
サイリスクをＬ！ｖ／ｄｔ点弧から保−する。
Ｒ弧電流インパルスｚ２をサイリスタが児全に導通状−
になる前に遮餠すると、エミ、り短絡部が直らに有効に
なり、＠方間への点弧の拡大の妨害に専（ことを阻止し
なければならない。これはゲート容量（および場合によ
りてはＣ）と光′ＩＩＥ抵抗ｌ（ρ・ら形成される几Ｃ
回路の時定数な点弧前面の拡大時間より大キ＜選定する
ことによって行うことができる。
になる前に遮餠すると、エミ、り短絡部が直らに有効に
なり、＠方間への点弧の拡大の妨害に専（ことを阻止し
なければならない。これはゲート容量（および場合によ
りてはＣ）と光′ＩＩＥ抵抗ｌ（ρ・ら形成される几Ｃ
回路の時定数な点弧前面の拡大時間より大キ＜選定する
ことによって行うことができる。
一般にサイリスタの臘阻止状層に７ノード９に印加され
る電圧は５ｐａ）ランリスクのブレークダウン電圧より
かなり大きく、そのことがサイリスタの蒙ましくない点
弧に導く、それ故抵抗ＲはＤを介して流れる電流を、そ
れがサイリスタの７弧にもコレクターペース間ダイオー
ドＤの破壊にも導かない峰と小さいよ５に選ばれる。
る電圧は５ｐａ）ランリスクのブレークダウン電圧より
かなり大きく、そのことがサイリスタの蒙ましくない点
弧に導く、それ故抵抗ＲはＤを介して流れる電流を、そ
れがサイリスタの７弧にもコレクターペース間ダイオー
ドＤの破壊にも導かない峰と小さいよ５に選ばれる。
本発明の発展によれば、サイリスクの点弧感度をもつ縁
部領域に％端子Ｇと接続されたｎ ドーピング領域１４
を有する第二のダイオードＤ４が備えられる。Ｇ４のブ
レークダウン電圧はコレクターペース間ダイオードＤの
それより低く選定される暴従ってＧ４はＧ！ｊ＃よびＧ
！に加わるグーＦ電圧ｔｌ−制課する・回路の変形によ
りＧ４を外部ダイオードに置き換えてもよい、第１図に
示された装置の等価回路図が第２ｍＫ示されている・サ
イリスタＴＩ（は負荷抵抗Ｒ１を介してアノード電圧源
υ、と接続されている＊ＭＩ８電界効果形トランジスタ
Ｍ８Ｔはサイリスタのカソード７１．７ｂとｐベース３
の間に接続された短絡＄８Ｋをあられす、Ｒ１はエミ、
り領域２１の内縁から第一〇値＊Ｓ＊までの、すなわち
二重矢印Ｉ５に沿っての径路抵抗をｓ ＣＯはＭＩＢｌ
ｌを界効果形トフンリスタＭＳＴのゲート容量を、Ｒは
充電抵抗を、そしてＤ３はそれを介して容量Ｃ０がｆイ
リスタの７ノード′這圧により充電されるダイオードを
それぞれ意味する。 Ｄ４はゲート電圧制限のための集
積ダイオードまたは外部接続ダイオードである。
部領域に％端子Ｇと接続されたｎ ドーピング領域１４
を有する第二のダイオードＤ４が備えられる。Ｇ４のブ
レークダウン電圧はコレクターペース間ダイオードＤの
それより低く選定される暴従ってＧ４はＧ！ｊ＃よびＧ
！に加わるグーＦ電圧ｔｌ−制課する・回路の変形によ
りＧ４を外部ダイオードに置き換えてもよい、第１図に
示された装置の等価回路図が第２ｍＫ示されている・サ
イリスタＴＩ（は負荷抵抗Ｒ１を介してアノード電圧源
υ、と接続されている＊ＭＩ８電界効果形トランジスタ
Ｍ８Ｔはサイリスタのカソード７１．７ｂとｐベース３
の間に接続された短絡＄８Ｋをあられす、Ｒ１はエミ、
り領域２１の内縁から第一〇値＊Ｓ＊までの、すなわち
二重矢印Ｉ５に沿っての径路抵抗をｓ ＣＯはＭＩＢｌ
ｌを界効果形トフンリスタＭＳＴのゲート容量を、Ｒは
充電抵抗を、そしてＤ３はそれを介して容量Ｃ０がｆイ
リスタの７ノード′這圧により充電されるダイオードを
それぞれ意味する。 Ｄ４はゲート電圧制限のための集
積ダイオードまたは外部接続ダイオードである。
ＴＲ，はｎｐｎ横万自トランジスタをあられし、そのエ
ミ、りはサイリスタ中ミ、りの内侭の縁Ｓ領域と一致す
る・サイリスタの順阻止状態において、ＫトｆｌｉｌＪ
伺電極ｚ１の間の電圧は、トランジスタＴＲ中にもサイ
リスタ中にも顕著な電子注入が起きないはとムかである
・ トランジスタＴＲのルクタには、７レクタ一ペース
接合あるいはダイオードＤ４のブレークダウン電圧が、
両者のうちどちらがより小さいかに応じて現われる。
Ｍｉｓ電界効果形トランジスリス８Ｔのゲート容量はこ
の電圧で充電されており、Ｍ８Ｔは従って導通状悪にあ
る。サイリスタＴｌｌの点弧のために、ｐペース３とｎ
ｐｎトランジスリスＨのペースに点弧電ｍ１ｌＧから点
弧電流インパルスを導（。ＴＫＫ迦電し、サイリスタＴ
ＨおよびトランジスタＴＢに共通である端子Ｋを介して
のＣ６の放電に導く。ｃｏの放電電流が十分大きければ
、ｎ工ξ、夕部分２ａの内＊１６におけるサイリスクの
点弧に導く。
ミ、りはサイリスタ中ミ、りの内侭の縁Ｓ領域と一致す
る・サイリスタの順阻止状態において、ＫトｆｌｉｌＪ
伺電極ｚ１の間の電圧は、トランジスタＴＲ中にもサイ
リスタ中にも顕著な電子注入が起きないはとムかである
・ トランジスタＴＲのルクタには、７レクタ一ペース
接合あるいはダイオードＤ４のブレークダウン電圧が、
両者のうちどちらがより小さいかに応じて現われる。
Ｍｉｓ電界効果形トランジスリス８Ｔのゲート容量はこ
の電圧で充電されており、Ｍ８Ｔは従って導通状悪にあ
る。サイリスタＴｌｌの点弧のために、ｐペース３とｎ
ｐｎトランジスリスＨのペースに点弧電ｍ１ｌＧから点
弧電流インパルスを導（。ＴＫＫ迦電し、サイリスタＴ
ＨおよびトランジスタＴＢに共通である端子Ｋを介して
のＣ６の放電に導く。ｃｏの放電電流が十分大きければ
、ｎ工ξ、夕部分２ａの内＊１６におけるサイリスクの
点弧に導く。
Ｃ０の放電電流は５ｌｐｎ ）ランリスク〒Ｒの電流増
幅係数！だけ点弧電流インパルスｚ２より大會いから、
電流増幅係数Ｉだけが十分大きいならば、放電電流は小
さい点弧入力Ｋｊ＃いて比稜的大きくあり得″ｊｌｅそ
れ故零発舅においでは集積点弧電流増幅回路によって行
うことができ−１その場合点弧ニネルギーは導−通期間
および阻止期間の間アノードｗ９圧源ＵＡから供給され
、点弧までＭＩ８）ランリスクのゲート容量に貯えられ
る。
幅係数！だけ点弧電流インパルスｚ２より大會いから、
電流増幅係数Ｉだけが十分大きいならば、放電電流は小
さい点弧入力Ｋｊ＃いて比稜的大きくあり得″ｊｌｅそ
れ故零発舅においでは集積点弧電流増幅回路によって行
うことができ−１その場合点弧ニネルギーは導−通期間
および阻止期間の間アノードｗ９圧源ＵＡから供給され
、点弧までＭＩ８）ランリスクのゲート容量に貯えられ
る。
ここまで述べた実施形式から離れてＤ３および孔からな
る充電電流回路を、第１図ＫＷ１１！！Ｉで示したよ５
にカソードＫＫ対してＪｌｌ続される直流電圧源Ｕ１で
代用することができろ◎ さらに工ｌツタシ璽−Ｆ部８にならびに上述のｎｐｎ横
方向トランジスタは上述から離れてｐエミ、り５にも配
置されていることができる。この口髭変形の説明のため
に、半導体ｌＩ！域の導電形をそれぞれ逆のものによっ
てｆＩｌき換え、端子ムとＫを互に交換しそして上述の
ＷＥＥ、直流をそれぞれ逆の緬性をもって導くならば第
１図を引用することができる。
る充電電流回路を、第１図ＫＷ１１！！Ｉで示したよ５
にカソードＫＫ対してＪｌｌ続される直流電圧源Ｕ１で
代用することができろ◎ さらに工ｌツタシ璽−Ｆ部８にならびに上述のｎｐｎ横
方向トランジスタは上述から離れてｐエミ、り５にも配
置されていることができる。この口髭変形の説明のため
に、半導体ｌＩ！域の導電形をそれぞれ逆のものによっ
てｆＩｌき換え、端子ムとＫを互に交換しそして上述の
ＷＥＥ、直流をそれぞれ逆の緬性をもって導くならば第
１図を引用することができる。
第１図は本発明によるサイリスクの一１Ｉ施例の付加回
路を含めた断面閏、第２１！１！Ｉけ轄１図に示すサイ
リスタの等価回路図である。 １・・・半導体素体、２１＊！ｂ ・” ２１ ：Ｌミ
、り、３−ｐベース、６・・・半導体素体界面、７ａ、
γｂ・・・カソード。 ９・・・７ノード、１２．１４−・・罷 領域、ＭＳ丁
−ＭＩ８）ランリスク、ＴＲ・・・接方向Ｆラーンリス
タ。 ＩＧＩ ＩＧ２
路を含めた断面閏、第２１！１！Ｉけ轄１図に示すサイ
リスタの等価回路図である。 １・・・半導体素体、２１＊！ｂ ・” ２１ ：Ｌミ
、り、３−ｐベース、６・・・半導体素体界面、７ａ、
γｂ・・・カソード。 ９・・・７ノード、１２．１４−・・罷 領域、ＭＳ丁
−ＭＩ８）ランリスク、ＴＲ・・・接方向Ｆラーンリス
タ。 ＩＧＩ ＩＧ２
Claims (1)
- 【特許請求の範囲】 ｌ）ｐベースが隣接しカソードにより接触されたｎエミ
、りと、ｎペースがｌｌＩ＊Ｌアノードにより接触され
たｐエミッタとを有する半導体素体およ゛ぴ半導体素体
の界面虻配置されＭＩ８）ランリスクを升して制御可能
ｂエミッタシ叢−ト部を備え、各ＭＩ８）ランリスクが
ｎ （ｐ＋エミ、り、ｐ （ｎｌペースに押入されこれ
と導電接続されたｎ ｔｐｉ形の半導体領域およびｐ
（ｎｌペースのグー）［よって被覆された区域を包含す
るものにおいて、界面にａ（ｐ＋エミ、りの縁部区域、
’ｐ （ｍｌ ペースに挿入されＭＩ８．）ランリスク
のゲートと接続された別のｎ （ｐｉ形の半導体領域お
よびその間に位置するｐ（ｎｌペニスの部分区域を包含
する横方向トランジスタを備え、該部分区域が点弧電極
を備えかつＭＩ８）ランンスタのゲートが７ノードと接
続されたことを特徴とするサイリスタ・ ２、特許請求の範囲第１項記載のサイリスクにおいて、
ＭＩ８）ランリスクのゲートが外部電圧源と接続された
ことを特徴とするサイリスタ◎３）特許請求の範囲第１
項記載のサイリスクにおいて％ＭＩＳ）ランリスクのゲ
ートが７７−ドと接続されたことを特徴とするサイリス
タ・４）Ｉ？１許請求の範囲第３項記載のサイリスクに
おいて、ＭＩ８）ランリスクのゲートが充電抵抗とタイ
オードの直列接続を介して７ノードと接続されたことを
特徴とするサイリスタ。 ５）特許請求の範ｉ！！第１項ないし第４項のいずれさ
れたことを特徴とするサイリスタ・ ６）特許請求の範Ｉ！ｌ第１項ないしｊｇ３項のいずれ
かに記載の、サイリスタにおいて、ｐｌｎ）ペースとｐ
（ｎｌペースに挿入された別のａ（ｐｌ形の半導体領域
の間のｐｎ接合に、ｐ（ｍｌペース中に集積させるのが
望ましい別のダイオードが並列接続唖れたことを特徴と
するサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813138762 DE3138762A1 (de) | 1981-09-29 | 1981-09-29 | Thyristor mit steuerbaren emitter-kurzschluessen und zuendverstaerkung |
| DE3138762.4 | 1981-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868977A true JPS5868977A (ja) | 1983-04-25 |
| JPH0138386B2 JPH0138386B2 (ja) | 1989-08-14 |
Family
ID=6142948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169445A Granted JPS5868977A (ja) | 1981-09-29 | 1982-09-28 | サイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4509068A (ja) |
| EP (1) | EP0075719B1 (ja) |
| JP (1) | JPS5868977A (ja) |
| DE (1) | DE3138762A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3435550A1 (de) * | 1984-09-27 | 1986-04-03 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit erhoehter di/dt-festigkeit |
| JPS6188563A (ja) * | 1984-10-08 | 1986-05-06 | Toshiba Corp | 半導体スイツチ |
| JPS63181376A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5574168A (en) * | 1978-11-28 | 1980-06-04 | Oki Electric Ind Co Ltd | Pnpn switch |
| DE2945366A1 (de) * | 1979-11-09 | 1981-05-14 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitter-kurzschluessen |
| DE2945347A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit hilfsemitterelektrode und verfahren zu seinem betrieb |
| DE2945324A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten |
| US4489340A (en) * | 1980-02-04 | 1984-12-18 | Nippon Telegraph & Telephone Public Corporation | PNPN Light sensitive semiconductor switch with phototransistor connected across inner base regions |
| DE3118354A1 (de) * | 1981-05-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitterkurzschluessen und kurzschlussgebieten sowie verfahren zu seinem betrieb |
-
1981
- 1981-09-29 DE DE19813138762 patent/DE3138762A1/de not_active Withdrawn
-
1982
- 1982-08-18 EP EP82107549A patent/EP0075719B1/de not_active Expired
- 1982-08-30 US US06/413,122 patent/US4509068A/en not_active Expired - Fee Related
- 1982-09-28 JP JP57169445A patent/JPS5868977A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0075719A3 (en) | 1984-06-13 |
| EP0075719A2 (de) | 1983-04-06 |
| DE3138762A1 (de) | 1983-04-14 |
| JPH0138386B2 (ja) | 1989-08-14 |
| EP0075719B1 (de) | 1986-12-10 |
| US4509068A (en) | 1985-04-02 |
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