JPS5869112A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
- Publication number
- JPS5869112A JPS5869112A JP56167550A JP16755081A JPS5869112A JP S5869112 A JPS5869112 A JP S5869112A JP 56167550 A JP56167550 A JP 56167550A JP 16755081 A JP16755081 A JP 16755081A JP S5869112 A JPS5869112 A JP S5869112A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- comparators
- analog
- analog input
- reference voltages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は直線性の優れた実用性の高いアナログ・ディジ
タル変換器に関する。
タル変換器に関する。
高速度なアナログ・ディジタル変換を行うアナログ・デ
ィジタル変換器（Ａ／Ｄ変換器）として１１１図に示す
如く構成された並直列形のものが知られている。このＡ
／Ｄ変換Ｗｉ＃ｄ２ビットプラス２ピットの４ビツト形
のものであり、前段変換部と後段変換部とＫより構成さ
れている。
ィジタル変換器（Ａ／Ｄ変換器）として１１１図に示す
如く構成された並直列形のものが知られている。このＡ
／Ｄ変換Ｗｉ＃ｄ２ビットプラス２ピットの４ビツト形
のものであり、前段変換部と後段変換部とＫより構成さ
れている。
即チ、サンプル回路１にサンプル・ボールドされたアナ
ログ信号は、前段変換部の並列に設けられた比較器２
ａ ｒ ２ ｂ ｇ ２ ｅに共通に入力され、直列に
接続された抵抗ＪａｔＪｂ、ｊｅ。
ログ信号は、前段変換部の並列に設けられた比較器２
ａ ｒ ２ ｂ ｇ ２ ｅに共通に入力され、直列に
接続された抵抗ＪａｔＪｂ、ｊｅ。
３ｄを定電流源３・にて駆動して得た複数の比較基準電
圧とそれぞれレベル比較される。これらの比較器！’ａ
、 ｊｏｂ 、 ２ｏの比較結果をエンコーダ４に入
力して前８己アナログ信号レベルを粗弁別してなる上位
２ピツトのディジタルデータを得ている。またこのエン
コーダ４の出力を局部Ｄ／Ａ変換器５に入力して上記デ
ィジタルデータに対応した再生アナログ信号を得、これ
を差分器６に入力して前記入力アナログ信号との差を求
める。このアナログ信号差は上Ｐ前段のディジタル変換
処理によって変換されることのなかった最小弁別レベル
以下の信号成分からなるものである。従ってこの差分器
６の出力を抜段の並列−成された比較器７ ａ １７
ｂ ＋ ７ ｃに共通に導き、直列に接続された抵抗Ｊ
ｉａ、＃ｂ。
圧とそれぞれレベル比較される。これらの比較器！’ａ
、 ｊｏｂ 、 ２ｏの比較結果をエンコーダ４に入
力して前８己アナログ信号レベルを粗弁別してなる上位
２ピツトのディジタルデータを得ている。またこのエン
コーダ４の出力を局部Ｄ／Ａ変換器５に入力して上記デ
ィジタルデータに対応した再生アナログ信号を得、これ
を差分器６に入力して前記入力アナログ信号との差を求
める。このアナログ信号差は上Ｐ前段のディジタル変換
処理によって変換されることのなかった最小弁別レベル
以下の信号成分からなるものである。従ってこの差分器
６の出力を抜段の並列−成された比較器７ ａ １７
ｂ ＋ ７ ｃに共通に導き、直列に接続された抵抗Ｊ
ｉａ、＃ｂ。
Ｊｌｃ＋ＪＩｄを定電流源８・にて駆動して鞠られる第
２の比較基準電圧とレベル比較する。この比較器７ ＊
＋ ７ ｂ 、 ７ ｅの比較結果をエンコーダ９に
得て、下位２ピツトのディジタルデータを得る。尚、前
段変換部の比較基準電圧差は、彼段変換部の比較基準電
圧差の２ｎ倍（但し、ｎは下位ビット数）に設定される
。これによりエンコーダ４，９の出力として、上位２ビ
、トと下位２ピツトからなる計４ビットのディジタル信
号を得る。
２の比較基準電圧とレベル比較する。この比較器７ ＊
＋ ７ ｂ 、 ７ ｅの比較結果をエンコーダ９に
得て、下位２ピツトのディジタルデータを得る。尚、前
段変換部の比較基準電圧差は、彼段変換部の比較基準電
圧差の２ｎ倍（但し、ｎは下位ビット数）に設定される
。これによりエンコーダ４，９の出力として、上位２ビ
、トと下位２ピツトからなる計４ビットのディジタル信
号を得る。
このように構成されたＡ／Ｄ ｉ換器によれば、並列的
なレベル比較と、変換精度に対応した基準レベルを多段
に設定したレベル比較とにより、高速度で高精度なアナ
ログ・ディジタル変換処理を行い得る。ところが、この
Ａ、／Ｄ変換器では、局部Ｄ／Ａ変換器５によって上位
２ピツトのディジタルデータが示すアナログ電圧を得、
入力アナログ電圧との差を求めて下位ビットの変換に供
すると言うアナログ処理を必要とする。この局部Ｄ／Ａ
変換器５は、例えば紀２図（、）に示すように、トラ、
４ンジスタからなる電流スイッチと、これらのｔ光スイ
ツチによって電流が切換えられるラダー抵抗とによって
構成される。この為、上記うメー抵抗のばらつきと、電
流の変動とによって変換アナログ電圧に誤差が生じ易い
。即ち、とのｗＸ２図（ａ） Ｋ示す局部Ｄ／Ａ変換器
Ｆｉ尋価的に同図（ｂ）の如く示され、抵抗Ｒｃ、 Ｒ
，およびトランジスタＴＲのベース・エミ、り間電圧Ｖ
ＩＩＨのばらつきによって、その出力電圧■。に次のよ
うな誤差が生じる。即ち、誤差分をΔ■、ΔＲｃ１ΔＲ
Ｅ、ΔＶＩＥとしてそれぞれ示すと、なる関係の誤差が
生じる。但し、Ｖ、−は抵抗Ｒ。
なレベル比較と、変換精度に対応した基準レベルを多段
に設定したレベル比較とにより、高速度で高精度なアナ
ログ・ディジタル変換処理を行い得る。ところが、この
Ａ、／Ｄ変換器では、局部Ｄ／Ａ変換器５によって上位
２ピツトのディジタルデータが示すアナログ電圧を得、
入力アナログ電圧との差を求めて下位ビットの変換に供
すると言うアナログ処理を必要とする。この局部Ｄ／Ａ
変換器５は、例えば紀２図（、）に示すように、トラ、
４ンジスタからなる電流スイッチと、これらのｔ光スイ
ツチによって電流が切換えられるラダー抵抗とによって
構成される。この為、上記うメー抵抗のばらつきと、電
流の変動とによって変換アナログ電圧に誤差が生じ易い
。即ち、とのｗＸ２図（ａ） Ｋ示す局部Ｄ／Ａ変換器
Ｆｉ尋価的に同図（ｂ）の如く示され、抵抗Ｒｃ、 Ｒ
，およびトランジスタＴＲのベース・エミ、り間電圧Ｖ
ＩＩＨのばらつきによって、その出力電圧■。に次のよ
うな誤差が生じる。即ち、誤差分をΔ■、ΔＲｃ１ΔＲ
Ｅ、ΔＶＩＥとしてそれぞれ示すと、なる関係の誤差が
生じる。但し、Ｖ、−は抵抗Ｒ。
の両端電圧であり、ｌｃはトランジスタＴＲのコレクタ
電圧である。しかして、抵抗Ｒｃ ＋ ＲＥのペア性の
誤差は一般に±０．５−程度存在し、またη１のばらつ
きは±１ｍＶ程度存在する。この為、ＲｃとＲＥとが勢
しいとしても、最悪の場合、出力電圧ｖ０の１差 ΔｖＯ／ｖ ユ±１チ が生じる。この誤差に起因するＡ／Ｄ蛮換組換誤差ぐに
は、上記出方電圧誤１ｋ１ａｓｎ以下に抑えることが必
要であり、極＾′】て高精度な局部Ｄ／Ａ変換器を必要
とする。−まんこの誤差を抑えることができない場合、
第３ＬＪに示すように上位ビットのビットデータ変化点
において、次側つなぎ誤差が発生し、結局ぬ粗性の良い
高精度なアナログ・ｒイジタル変挾をなし得なくなる。
電圧である。しかして、抵抗Ｒｃ ＋ ＲＥのペア性の
誤差は一般に±０．５−程度存在し、またη１のばらつ
きは±１ｍＶ程度存在する。この為、ＲｃとＲＥとが勢
しいとしても、最悪の場合、出力電圧ｖ０の１差 ΔｖＯ／ｖ ユ±１チ が生じる。この誤差に起因するＡ／Ｄ蛮換組換誤差ぐに
は、上記出方電圧誤１ｋ１ａｓｎ以下に抑えることが必
要であり、極＾′】て高精度な局部Ｄ／Ａ変換器を必要
とする。−まんこの誤差を抑えることができない場合、
第３ＬＪに示すように上位ビットのビットデータ変化点
において、次側つなぎ誤差が発生し、結局ぬ粗性の良い
高精度なアナログ・ｒイジタル変挾をなし得なくなる。
本発明はこのような事情を４ ）ｉｌｉ してなされた
もので・その目的とするところは、局部Ｄ／Ａ変換器の
誤差に起因するつなき゛１差の発生を招くことなしに、
直Ｉｖｌｌ性の良い尚鞘′度なアナログ・ディジタル変
換を４速度に実行することのできる実用性の高いアナロ
グ・ｆ４ジタル変換器を提供することにある。
もので・その目的とするところは、局部Ｄ／Ａ変換器の
誤差に起因するつなき゛１差の発生を招くことなしに、
直Ｉｖｌｌ性の良い尚鞘′度なアナログ・ディジタル変
換を４速度に実行することのできる実用性の高いアナロ
グ・ｆ４ジタル変換器を提供することにある。
本発明の概要は・並列に良目だ虚数の比較器にてアナロ
グ入力′鮭圧を複数の基準電圧とそれぞれ比較し・その
比較結果から上位ビットのディジタルデータを求めると
共に、上記比較結果に従って上記アナログ電圧電圧に最
も近い奇数順位の基準電圧と偶数順位の基準電圧とをそ
れぞれ選択的に抽出し、上記奇数順位の基準電圧を分圧
器の一方端に入力し、偶数順位の基準電圧を上記分圧器
の他方端に入力してその電位差を分圧して２次基準電圧
を生成し、この２次基準電圧と前記アナログ入力電圧と
をレベル比較すると共にこの比較結果を前記上位ビット
の比較結果に従ってビット反転して下位ビットのデ（ジ
タルデータを得ることで、上述した目的を効果的に達成
したものである。
グ入力′鮭圧を複数の基準電圧とそれぞれ比較し・その
比較結果から上位ビットのディジタルデータを求めると
共に、上記比較結果に従って上記アナログ電圧電圧に最
も近い奇数順位の基準電圧と偶数順位の基準電圧とをそ
れぞれ選択的に抽出し、上記奇数順位の基準電圧を分圧
器の一方端に入力し、偶数順位の基準電圧を上記分圧器
の他方端に入力してその電位差を分圧して２次基準電圧
を生成し、この２次基準電圧と前記アナログ入力電圧と
をレベル比較すると共にこの比較結果を前記上位ビット
の比較結果に従ってビット反転して下位ビットのデ（ジ
タルデータを得ることで、上述した目的を効果的に達成
したものである。
以下、図面を鯵照して本発明の一実施例につき説明する
。
。
第４図は実施例に係るＡ／Ｄ変換器の概略構成図で、と
ζでは２ビツトグラス２ビツト０４ビ、ト変換形のもの
が示される。アナログ入力信号はサングル回路１１によ
りサンプル・ホールドされて並列に構成された３つの比
較器１２ｍ。
ζでは２ビツトグラス２ビツト０４ビ、ト変換形のもの
が示される。アナログ入力信号はサングル回路１１によ
りサンプル・ホールドされて並列に構成された３つの比
較器１２ｍ。
１２ｂ、ｌ１ｌｃにそれぞれ共通に入力される。これら
の比較器Ｊｆｆｉａ、Ｉｆｆｂ、ｆｊｅに祉・基準電圧
発生ｂＩ３が発生した所定レベルの比較基準電圧がそれ
ぞれ与えられており、前記アナログ入力比較される。上
記基準電圧発生器１３＃ｉ、一端を所定電位Ｖ、。ｆに
固定してなる直列に接続された４つの抵抗１３ｍ、１１
ｂ、１３ｃ 、１３ｄに定電流源１３ｍにより一定〜゛
流を供給し、各抵抗１３ａ。
の比較器Ｊｆｆｉａ、Ｉｆｆｂ、ｆｊｅに祉・基準電圧
発生ｂＩ３が発生した所定レベルの比較基準電圧がそれ
ぞれ与えられており、前記アナログ入力比較される。上
記基準電圧発生器１３＃ｉ、一端を所定電位Ｖ、。ｆに
固定してなる直列に接続された４つの抵抗１３ｍ、１１
ｂ、１３ｃ 、１３ｄに定電流源１３ｍにより一定〜゛
流を供給し、各抵抗１３ａ。
１３ｂ、１３ｃ、１３ｄの端子から所定レベルの基準電
圧を発生させるものである。しかして、各基準電圧は、
例えばＶｒｅｆ ＋ Ｖｔｔ ＋ Ｖｔｏ 、ＶＯｌ
＋ Ｖｏ。
圧を発生させるものである。しかして、各基準電圧は、
例えばＶｒｅｆ ＋ Ｖｔｔ ＋ Ｖｔｏ 、ＶＯｌ
＋ Ｖｏ。
として一定レベル差に定められる＠尚・ＶｒｅｆとＶ・
・とのレベル差はアナログ入力電圧のダイナ？ツクレン
ジと叫しく設定される。そして前記比較器１２ｍ、１２
ｂ、１２ｃはこれらの基準電圧のうち、Ｖ目 ＩＶｌｏ
、ＶＯｌをそれぞれ入力してアナログ入力、電圧のレベ
ルＶｉａとレベル比較し・例えばｖｌ２．ｖｌ。、ｖｏ
ｌりＶｉｎナルとき、論理１１“なる信号を、１だその
他の場合には論理１０１なる信号を比較結果とし−Ｃ出
力するようになっている。
・とのレベル差はアナログ入力電圧のダイナ？ツクレン
ジと叫しく設定される。そして前記比較器１２ｍ、１２
ｂ、１２ｃはこれらの基準電圧のうち、Ｖ目 ＩＶｌｏ
、ＶＯｌをそれぞれ入力してアナログ入力、電圧のレベ
ルＶｉａとレベル比較し・例えばｖｌ２．ｖｌ。、ｖｏ
ｌりＶｉｎナルとき、論理１１“なる信号を、１だその
他の場合には論理１０１なる信号を比較結果とし−Ｃ出
力するようになっている。
しかしてこれらの比較器１２ｈ＋ １２ｂ、１２ ｑの
出力は並列的に設けられた４つの排他的論理和回路（Ｅ
Ｘ−ＯＲ）１４＊、１４ｂ、１４ｅ、１４ｄのｌ１ＩＫ
接する２つに対してそれぞれ与えられる。ＥＸ−ＯＲ１
４＆ｌｉ論理１１′信号と比較器１２１の出力とを入力
し、ＥＸ−ＯＲ１４ｂ ｔｉ比較器１２ｍ、１２ｂの各
出力を入力し、ＥＸ−ＯＲ１４ｃは比較器１１ｂ。
出力は並列的に設けられた４つの排他的論理和回路（Ｅ
Ｘ−ＯＲ）１４＊、１４ｂ、１４ｅ、１４ｄのｌ１ＩＫ
接する２つに対してそれぞれ与えられる。ＥＸ−ＯＲ１
４＆ｌｉ論理１１′信号と比較器１２１の出力とを入力
し、ＥＸ−ＯＲ１４ｂ ｔｉ比較器１２ｍ、１２ｂの各
出力を入力し、ＥＸ−ＯＲ１４ｃは比較器１１ｂ。
１２ｃの各出力を人力し、またＥＸ−ＯＲ１４ｄは比較
器１２ｃの出力と論理１０１信号とを入力してそれぞれ
論理処理している。これらのｉ：ＸＸ−０Ｒ１４，１４
ｂ、１４ｃ、１４ｄの論理出力をエンコーダ１５に入力
してエンコード処理し、こζに前記比較基準電位Ｖ１ｔ
ｌＶ１・ＩＶ＠１にて弁別されたアナログ入力電圧Ｗｉ
ｎに対する上位２ピツトのディノタルデータを得ている
。
器１２ｃの出力と論理１０１信号とを入力してそれぞれ
論理処理している。これらのｉ：ＸＸ−０Ｒ１４，１４
ｂ、１４ｃ、１４ｄの論理出力をエンコーダ１５に入力
してエンコード処理し、こζに前記比較基準電位Ｖ１ｔ
ｌＶ１・ＩＶ＠１にて弁別されたアナログ入力電圧Ｗｉ
ｎに対する上位２ピツトのディノタルデータを得ている
。
一方、前記基準電圧発生器１３で発生出力された基準電
圧Ｖｒ＠ｆ・Ｖｔｔ・Ｖ、・・ＶＯｌ・Ｙ＠ｌｌは前記
ＥＸ−ＯＲ１４ｍ、１４ｂ、１４ｃ、１４ｄの出力によ
り選択的に導通制御されるスイッチ回路１６ａ。
圧Ｖｒ＠ｆ・Ｖｔｔ・Ｖ、・・ＶＯｌ・Ｙ＠ｌｌは前記
ＥＸ−ＯＲ１４ｍ、１４ｂ、１４ｃ、１４ｄの出力によ
り選択的に導通制御されるスイッチ回路１６ａ。
１６ｂ、１６ｃ、１６ｄにそれぞれ入力される。これら
のスイッチ回路１６ｍ、１６ｂ、Ｉ６ａ、１６ｄは前記
比較基準電圧ｖｒ＠ｆ ＊ ｖｔｔ ｌ ｖｌ、 ｌ
Ｖｌｌｌ ｒ ｖ＠ＩＱ’うち、前記アナログ入力電圧
ＶｉｎのレベルＶＣ＠も近い奇数順位の基準電圧と、偶
数順位の基準電圧とをそれぞれ選択し、上ＭＩ２奇数順
位の基準電圧を直列接続された抵抗１７ａ＋１７ｂ、Ｉ
ｒｅ。
のスイッチ回路１６ｍ、１６ｂ、Ｉ６ａ、１６ｄは前記
比較基準電圧ｖｒ＠ｆ ＊ ｖｔｔ ｌ ｖｌ、 ｌ
Ｖｌｌｌ ｒ ｖ＠ＩＱ’うち、前記アナログ入力電圧
ＶｉｎのレベルＶＣ＠も近い奇数順位の基準電圧と、偶
数順位の基準電圧とをそれぞれ選択し、上ＭＩ２奇数順
位の基準電圧を直列接続された抵抗１７ａ＋１７ｂ、Ｉ
ｒｅ。
１７ｄが構成する分圧器１７の一方端に供給しその他方
端に上Ｈピ偶数順位の基準電圧を供給Ｊるものである。
端に上Ｈピ偶数順位の基準電圧を供給Ｊるものである。
即ち、スイッチ回路１６ｍ、１６ｂ１６ａ、１６ｄは等
測的には、分１］二器１７の一方端に奇数順位の基準電
圧ｖｒ＊ｆ ＊ ｖｔｏ ＋ ＶＯＯのうちのアナログ
入力電圧ＶｉｎＫ最も近いものを選択して供給し、上記
分圧器Ｉ７の他方端には偶数順位の基準電圧ｖ１１ ＋
ＶＯＩのうちの上記アナログ入力電圧Ｖｉｎに最も近
いものを選択して供給するように構成されている。しか
［７て、このようＫして選択された基準ｔａ＝が供給さ
れる分８Ｅ器１７は、その電位差を等分圧１７て、’ｌ
’ｔｔ 、ｖｔ。
測的には、分１］二器１７の一方端に奇数順位の基準電
圧ｖｒ＊ｆ ＊ ｖｔｏ ＋ ＶＯＯのうちのアナログ
入力電圧ＶｉｎＫ最も近いものを選択して供給し、上記
分圧器Ｉ７の他方端には偶数順位の基準電圧ｖ１１ ＋
ＶＯＩのうちの上記アナログ入力電圧Ｖｉｎに最も近
いものを選択して供給するように構成されている。しか
［７て、このようＫして選択された基準ｔａ＝が供給さ
れる分８Ｅ器１７は、その電位差を等分圧１７て、’ｌ
’ｔｔ 、ｖｔ。
νｏ１なる３つの２次基準電圧を生成し、これを後段の
比較器１８＆ｒ１８ｂ＊１８ｃにそれぞれ供給している
。上記分圧器１８ｍ、１８ｂ、１８ｃによって生成され
る２次基準電圧υｔｔ 、ｔ’ｔｏ ＋ ｔ’ｏｔの電
位差は、変換最小ビット値、つまりｔｌｉｌＢ Ｋ和尚
して定められている。このような２次基準電圧マ１１
＋ ’１８ ＋ ’＜１１を入力する比較器１８ ｍ
、 １ ａ ｂ ｒ１８・は、これらの基準電圧マ■、
町・、嘗。１と前記アナログ入力電圧Ｖｉｔ＋とをそれ
ぞれレベル比較している。そして、こ゛れらの比較器１
１１ｍ 。
比較器１８＆ｒ１８ｂ＊１８ｃにそれぞれ供給している
。上記分圧器１８ｍ、１８ｂ、１８ｃによって生成され
る２次基準電圧υｔｔ 、ｔ’ｔｏ ＋ ｔ’ｏｔの電
位差は、変換最小ビット値、つまりｔｌｉｌＢ Ｋ和尚
して定められている。このような２次基準電圧マ１１
＋ ’１８ ＋ ’＜１１を入力する比較器１８ ｍ
、 １ ａ ｂ ｒ１８・は、これらの基準電圧マ■、
町・、嘗。１と前記アナログ入力電圧Ｖｉｔ＋とをそれ
ぞれレベル比較している。そして、こ゛れらの比較器１
１１ｍ 。
１１ｂ、１８ｃによる比較結果は、スイッチ１路１９を
介してエンコーダ２０に与えられ、１位２ビットＯｒイ
ジタルｒ−夕として出力されている。このスイッチ回路
１９は、前記ＥＸ−ＯＲ１４ｍ＋１４ｇの出力を論理和
処理するオア回路２１によって切換制御されるもので、
これによって前記比較器Ｉ Ｊｉ ａ Ｔ １ ｇ ｂ
＋ １８ ｃの比較結果がピット順位の反転処理がな
されてエンコーダ２０に与えられる。具体的には、前記
前段の比較器１：ｌａ＋１１ｂ、１１ｅの比較結果に従
って比較器Ｉ Ｊｉ ＆ ＋ Ｉ Ｊｌ ｅの出力が入
換見られてエン、コー〆２０に供給される。このような
機能を呈するスイッチ回路１９は、例えば第５図に示す
ように差動対を構成する複数の電流スイッチトランジス
タにより構成される。卸ち、オア回路２１の出力によっ
てトランゾスタ２２．２３を選択的に導通させて、比較
器１８ｈ、ｌ１ｌｂのいずれか一方の出力を選択してエ
ンコーダ２０に出力する如く構成される。尚、このスイ
ッチ回路１９によるビット位置反転処理は、アナログ入
力電圧Ｖｉｎのレベルによって分圧器１７に印加される
基準電圧のレベル高低が反転し、比較結果として２次基
準電圧ｖ、１．シ１０１ ”・１に対する出力関係が反
転する為、これを補正するものである。
介してエンコーダ２０に与えられ、１位２ビットＯｒイ
ジタルｒ−夕として出力されている。このスイッチ回路
１９は、前記ＥＸ−ＯＲ１４ｍ＋１４ｇの出力を論理和
処理するオア回路２１によって切換制御されるもので、
これによって前記比較器Ｉ Ｊｉ ａ Ｔ １ ｇ ｂ
＋ １８ ｃの比較結果がピット順位の反転処理がな
されてエンコーダ２０に与えられる。具体的には、前記
前段の比較器１：ｌａ＋１１ｂ、１１ｅの比較結果に従
って比較器Ｉ Ｊｉ ＆ ＋ Ｉ Ｊｌ ｅの出力が入
換見られてエン、コー〆２０に供給される。このような
機能を呈するスイッチ回路１９は、例えば第５図に示す
ように差動対を構成する複数の電流スイッチトランジス
タにより構成される。卸ち、オア回路２１の出力によっ
てトランゾスタ２２．２３を選択的に導通させて、比較
器１８ｈ、ｌ１ｌｂのいずれか一方の出力を選択してエ
ンコーダ２０に出力する如く構成される。尚、このスイ
ッチ回路１９によるビット位置反転処理は、アナログ入
力電圧Ｖｉｎのレベルによって分圧器１７に印加される
基準電圧のレベル高低が反転し、比較結果として２次基
準電圧ｖ、１．シ１０１ ”・１に対する出力関係が反
転する為、これを補正するものである。
かくして、このように構成されたＡ／Ｄ変換器によれば
、アナログ入力電圧■ｉｎは基準電圧■１１ ｒ Ｖ＠
。、■、１とそれぞれレベル比較され、その比較結果か
ら上位２ピツトのディジタルデータが求められる。また
・上記比較結果に従って、基準電圧Ｖｒ＠ｆ ｌ Ｖｌ
ｌ ＋ ｖｔｏ ＋ ｖｏｔ ｌ ｖｅｏが選択されて
分圧器１７．に与えられ、２次基準電圧が生成される。
、アナログ入力電圧■ｉｎは基準電圧■１１ ｒ Ｖ＠
。、■、１とそれぞれレベル比較され、その比較結果か
ら上位２ピツトのディジタルデータが求められる。また
・上記比較結果に従って、基準電圧Ｖｒ＠ｆ ｌ Ｖｌ
ｌ ＋ ｖｔｏ ＋ ｖｏｔ ｌ ｖｅｏが選択されて
分圧器１７．に与えられ、２次基準電圧が生成される。
この２次基準−、圧は、第６図に示すように設定される
。即ち、ＬＳＢの電圧をＶとして、アナログ入力電圧Ｖ
ｉｎのレベルが基準電圧Ｖｔｔより高いとき、 ψ１１：′：Ｖｌｌ＋τ ヤ１（１＝Ｖｌ亀 ＋ ２ ν ν。１＝Ｖ１１＋３１ となる。またｖｌ。＜ Ｖｉｔｓ ＜ Ｖｔ ｓなると
きにはｖｔｔ ＝ Ｖｌｌ ＋ ａ ” ｔ’ｔｏ ＝ Ｖｌｌ ＋ ２ν νａｓ＝ｖｔ。＋ν となり、Ｖａｔ ＜ Ｖｌｎ ＜ Ｖｔｏのときにはν
ｔｔ”ｖ・１＋ν ｔｌｉ場＝ ＶＨ＋ ２ ｖ ν。１＝Ｖ。１＋３ｖ 更に、ｖｏ。＜ Ｖｉｔ＞ ＜ Ｖａｔのときにはｌｔ
Ｉ Ｅ： Ｖｌｌ ＋ ３ Ｍ ν亀・＝Ｖ、、＋２１１ Ｖ・１＝Ｖ・・＋ν として、それぞれ定められる。そして、これらの設定さ
れた２次基準電圧ヤ目、 ９１・、ν・１とアナログ入
力電圧Ｖｉｔ＆とを比較器１８ｍ、ｊａｂ。
。即ち、ＬＳＢの電圧をＶとして、アナログ入力電圧Ｖ
ｉｎのレベルが基準電圧Ｖｔｔより高いとき、 ψ１１：′：Ｖｌｌ＋τ ヤ１（１＝Ｖｌ亀 ＋ ２ ν ν。１＝Ｖ１１＋３１ となる。またｖｌ。＜ Ｖｉｔｓ ＜ Ｖｔ ｓなると
きにはｖｔｔ ＝ Ｖｌｌ ＋ ａ ” ｔ’ｔｏ ＝ Ｖｌｌ ＋ ２ν νａｓ＝ｖｔ。＋ν となり、Ｖａｔ ＜ Ｖｌｎ ＜ Ｖｔｏのときにはν
ｔｔ”ｖ・１＋ν ｔｌｉ場＝ ＶＨ＋ ２ ｖ ν。１＝Ｖ。１＋３ｖ 更に、ｖｏ。＜ Ｖｉｔ＞ ＜ Ｖａｔのときにはｌｔ
Ｉ Ｅ： Ｖｌｌ ＋ ３ Ｍ ν亀・＝Ｖ、、＋２１１ Ｖ・１＝Ｖ・・＋ν として、それぞれ定められる。そして、これらの設定さ
れた２次基準電圧ヤ目、 ９１・、ν・１とアナログ入
力電圧Ｖｉｔ＆とを比較器１８ｍ、ｊａｂ。
ｘｓｅＫてレベル比較し、下位２ビツトの情報を得る。
このとき、上記２次基準電圧のレベル関係から明らかな
ようＫ、基準電圧ν１１と習・１とは、アナログ入力電
圧Ｖｉｎの基準電圧ＶＨ。
ようＫ、基準電圧ν１１と習・１とは、アナログ入力電
圧Ｖｉｎの基準電圧ＶＨ。
■、。ｔ Ｖａｔに対するレベルの大小関係によって互
いに逆転した関係となる。従って、この逆転した関係で
の比較結果をそのまま用いた場合、そのレベル関係が反
転することから比較器１８＆。
いに逆転した関係となる。従って、この逆転した関係で
の比較結果をそのまま用いた場合、そのレベル関係が反
転することから比較器１８＆。
１８ａの出力を交挨して抽出し、これにより比較器１８
ｍ、１８ｂ、１８ｅに設定する２次基準電圧のレベル関
係を等測的に一定に保つようにしている。故に５このよ
うに設定された２次比較基準電圧ｔ’ｔｔ ＋ ｖｔ。
ｍ、１８ｂ、１８ｅに設定する２次基準電圧のレベル関
係を等測的に一定に保つようにしている。故に５このよ
うに設定された２次比較基準電圧ｔ’ｔｔ ＋ ｖｔ。
＋ ｔ’ｏｔとアナログ入力電圧Ｖｉｎとのレベルをそ
れぞれ比較した結果をエンコーダ２０に求めることによ
り、ここに効果的に下位２ビツトのガイシタルデー夕を
得ることができる。
れぞれ比較した結果をエンコーダ２０に求めることによ
り、ここに効果的に下位２ビツトのガイシタルデー夕を
得ることができる。
かくしてこのＡ／Ｄ変換器によれば、前段の比較器１２
ｍ、１２ｂ、１２ｃにてレベル判定されたアナログ入力
電圧ｖｔｈｎのレベル領域に応じて基準電圧を選択して
分圧器１１に印加し、上記レベル領域を細分する２次基
準電圧を生成して後段の比較器Ｚ＃ａ、１８ｂ、１８ｅ
により前記アナログ入力電圧Ｖｉｍを直接的に再レベル
判定して上位２ビ、ト、下位２ビツトからなるｆ４ジタ
ルデータを得るので、設定され比較基準電圧の直線性を
良好なものとすることができる。その上、従来のように
局部Ｄ／Ａ変換器を用いてアナログ電圧を再生するよう
なアナログ処理を必要とせず、アナログ入力電圧Ｖｔｎ
を前段および後段において直接レベル比較するので、従
来のような「 つながり誤差が発生することがない、故に、極めて直線
性の良い変換特性を得ることができる。
ｍ、１２ｂ、１２ｃにてレベル判定されたアナログ入力
電圧ｖｔｈｎのレベル領域に応じて基準電圧を選択して
分圧器１１に印加し、上記レベル領域を細分する２次基
準電圧を生成して後段の比較器Ｚ＃ａ、１８ｂ、１８ｅ
により前記アナログ入力電圧Ｖｉｍを直接的に再レベル
判定して上位２ビ、ト、下位２ビツトからなるｆ４ジタ
ルデータを得るので、設定され比較基準電圧の直線性を
良好なものとすることができる。その上、従来のように
局部Ｄ／Ａ変換器を用いてアナログ電圧を再生するよう
なアナログ処理を必要とせず、アナログ入力電圧Ｖｔｎ
を前段および後段において直接レベル比較するので、従
来のような「 つながり誤差が発生することがない、故に、極めて直線
性の良い変換特性を得ることができる。
しかも、従来のようなアナログ処理を必豐としないので
、構成の大幅な簡略化を図り得る。特Ｋ、２次基準電圧
を生成する為の基準電圧を、分圧器１１の端子に対応し
てそれぞれ抽出するので、スイッチ回路１６ｍ、 １６
ｂ、 １４ｔ＠、 １６ ｄや、スイッチ回路１９を簡
易に構成することができるので・回路設計上、更には実
用化の点で圧の選択を行うので、その基Ｓ電圧レベルの
安定化を図り得る咎の効果も奏する。これはスイ、子回
路１６ｍ、１６ｂ、１６ｅ、１６ｄを構成する電流スイ
ッチトランジスタ回路台・シンゾルな構成とすることが
できる等の理由にもよる。従って、安定で信頼性の高い
アナログ・７−’、１ノタル変換が可能となり、その効
果は絶大である。
、構成の大幅な簡略化を図り得る。特Ｋ、２次基準電圧
を生成する為の基準電圧を、分圧器１１の端子に対応し
てそれぞれ抽出するので、スイッチ回路１６ｍ、 １６
ｂ、 １４ｔ＠、 １６ ｄや、スイッチ回路１９を簡
易に構成することができるので・回路設計上、更には実
用化の点で圧の選択を行うので、その基Ｓ電圧レベルの
安定化を図り得る咎の効果も奏する。これはスイ、子回
路１６ｍ、１６ｂ、１６ｅ、１６ｄを構成する電流スイ
ッチトランジスタ回路台・シンゾルな構成とすることが
できる等の理由にもよる。従って、安定で信頼性の高い
アナログ・７−’、１ノタル変換が可能となり、その効
果は絶大である。
ところで、上述したスイッチ回路１６ｍ、１６ｂ。
１６ｃ、１６ｒｌは、例えば第７図に示す工うに電流ト
ランジスタ回路により簡易に実現できる。
ランジスタ回路により簡易に実現できる。
即ち、基準電圧発生器Ｉ３が生成する基準電圧Ｖｒ＠ｆ
ｌ ｙｌｌｌ ｖｔｏ ｌ ｖｏｔ −ｖ００ヲそレ
−ｔ’ｔｔ エミッタホロアトランジスタＡを介して抽
出し、これを電流スイッチトランジスタＢを介して分圧
器Ｉ７の両端子にそれぞれＭＦ的に印加するようにトラ
ンジスタ回路を構成する。そして、これらの電流スイッ
チトランジスタＢを、比較器１２ｍ、１２ｂ、１２ａの
出力を受けて導通制御されるトランジスタＣにより導通
制御することにより、基準電圧を選択的に分圧器１７に
与えるようにずれ祉よい。
ｌ ｙｌｌｌ ｖｔｏ ｌ ｖｏｔ −ｖ００ヲそレ
−ｔ’ｔｔ エミッタホロアトランジスタＡを介して抽
出し、これを電流スイッチトランジスタＢを介して分圧
器Ｉ７の両端子にそれぞれＭＦ的に印加するようにトラ
ンジスタ回路を構成する。そして、これらの電流スイッ
チトランジスタＢを、比較器１２ｍ、１２ｂ、１２ａの
出力を受けて導通制御されるトランジスタＣにより導通
制御することにより、基準電圧を選択的に分圧器１７に
与えるようにずれ祉よい。
このように構成されたスイッチ回路は、前記第４図に示
すスイッチ回路１６ｍ、１６ｂ、１６ｃ。
すスイッチ回路１６ｍ、１６ｂ、１６ｃ。
１６ｄとＥＸ−ＯＲ１４ｍ、１４ｂ、１４ｃ、１４ｄと
勢価な機能を果し、トランジスタＣのＯＮによって電流
スイ、チト２ンジスタＢに供給する電流が吸込まれ、そ
の結果基準電圧の選択が阻止される。
勢価な機能を果し、トランジスタＣのＯＮによって電流
スイ、チト２ンジスタＢに供給する電流が吸込まれ、そ
の結果基準電圧の選択が阻止される。
そしてＯＮ動作状態にある電流スイ、チトランノスタＢ
を介して得られる基準電圧のうち、最も高いものが分圧
器ｚ１に供給されることになり、ここに基準電圧の選択
が行われる・ このトランジスタ回路に示されるように、非常に簡易に
、トランジスタ数を少なくしてスイ、子回路を実現する
ことができる・ 尚、このようにして基準電圧を選択して２次基準電圧を
生成する場合、上記基準−圧はエミッタホロアトランジ
スタＡと電流スイ、チトランノスタＢからなる２段のト
ランジスタによってレベルシフトを受ける。従って、こ
の場合、アナログ入力電圧Ｖｉｎも、例えば棺８図（ａ
） （ｂ）に示す如きレベルシフト回路を介して同じレ
ベルシフトを与えたのち、後段の比較器１８ｍ＋ ｌ１
ｌｂ ＋１８ｅＶｃ供給するようＫすれはよい。ｗ４６
図（−）に示すものはダーリントン扱続された２段のト
ランジスタによってレベルシフトを行うもので、また同
図Φ）Ｆｉ２段構成されたエミッタホロアトランジスタ
によりレベルシフトを行うものである・いずれの回路を
用い暮に［７ろ、アナログ入力電圧Ｖｉｎと選択された
基準−圧とに同様なレベルシフトを与えることＫより、
その比較レベルの相′対的な精度を確保することができ
、変換精度と、その直線性を十分に高めることができる
。
を介して得られる基準電圧のうち、最も高いものが分圧
器ｚ１に供給されることになり、ここに基準電圧の選択
が行われる・ このトランジスタ回路に示されるように、非常に簡易に
、トランジスタ数を少なくしてスイ、子回路を実現する
ことができる・ 尚、このようにして基準電圧を選択して２次基準電圧を
生成する場合、上記基準−圧はエミッタホロアトランジ
スタＡと電流スイ、チトランノスタＢからなる２段のト
ランジスタによってレベルシフトを受ける。従って、こ
の場合、アナログ入力電圧Ｖｉｎも、例えば棺８図（ａ
） （ｂ）に示す如きレベルシフト回路を介して同じレ
ベルシフトを与えたのち、後段の比較器１８ｍ＋ ｌ１
ｌｂ ＋１８ｅＶｃ供給するようＫすれはよい。ｗ４６
図（−）に示すものはダーリントン扱続された２段のト
ランジスタによってレベルシフトを行うもので、また同
図Φ）Ｆｉ２段構成されたエミッタホロアトランジスタ
によりレベルシフトを行うものである・いずれの回路を
用い暮に［７ろ、アナログ入力電圧Ｖｉｎと選択された
基準−圧とに同様なレベルシフトを与えることＫより、
その比較レベルの相′対的な精度を確保することができ
、変換精度と、その直線性を十分に高めることができる
。
第９図り上記スイッチ回路？ｉ、 ＭＯＳ ）ランノス
タを用いて構成した例を示すものである。周知のようＫ
ＭＯ８）ランノスタ番、１、その ／。、Ｆ特性が非常
に良好であるから、そのままスイッチとして機能させる
ことができる。またここでは、分圧器１７として「１列
接続１〜だコンデンサＣにより構成しているが、このよ
うにしても容愈分割による高安定な基準電圧差の分圧を
行い得る。
タを用いて構成した例を示すものである。周知のようＫ
ＭＯ８）ランノスタ番、１、その ／。、Ｆ特性が非常
に良好であるから、そのままスイッチとして機能させる
ことができる。またここでは、分圧器１７として「１列
接続１〜だコンデンサＣにより構成しているが、このよ
うにしても容愈分割による高安定な基準電圧差の分圧を
行い得る。
以上説明したように本発明によれば、簡易にして変換特
性の直線性を十分確保することができ、つなぎ誤差の発
生を抑えることができる。
性の直線性を十分確保することができ、つなぎ誤差の発
生を抑えることができる。
しかも、アナログ処理を行う局部Ｄ／Ａ変換変換器用い
ることなく、簡易に構成することができ、実用性の点で
も優れている。特にアナログ処理を要さないので、動作
信頼性の飛躍的な向上を図り得る。
ることなく、簡易に構成することができ、実用性の点で
も優れている。特にアナログ処理を要さないので、動作
信頼性の飛躍的な向上を図り得る。
尚３本発明は上記実施的に限定されるものではない、
ＩＰＩＩえは変換ピット数や、前段および後段の変換ピ
ット数の割当ては仕様に応じて定めれはよい、また、前
記したように電流スイッチをＭＯＢ ）ランジスタで構
成する場合には、そのオフセット誤差の発生を防ぐため
に、分圧器ＸＶをコンデンサにて構成した方が好ましい
。
ＩＰＩＩえは変換ピット数や、前段および後段の変換ピ
ット数の割当ては仕様に応じて定めれはよい、また、前
記したように電流スイッチをＭＯＢ ）ランジスタで構
成する場合には、そのオフセット誤差の発生を防ぐため
に、分圧器ＸＶをコンデンサにて構成した方が好ましい
。
またアナログ電圧のレベルシフト処理は、基準電圧の選
択処理の手段に応じて行うようにすればよいものである
。要するに本発明は、その装管を逸脱しない範囲で種々
変形して実施することができる。
択処理の手段に応じて行うようにすればよいものである
。要するに本発明は、その装管を逸脱しない範囲で種々
変形して実施することができる。
第１図は従来のＡ／Ｄ変換器り一例を示す図、第２図（
ａ） （ｂ）は局部Ｄ／Ａ変換器の構成とその勢価回路
を示す図、第３図は従来のつムがり誤差を示す図、第４
図は本発明の一実施例を示すの変換器の概略構成図、第
５図は同実施例におけるスイッチ回路１９の一桐成例を
示す図・第６図は同実施例における基準電圧と２次基準
電圧との関係を・示す図、第７図は同実施例におけるＥ
Ｘ−ＯＲとスイッチ回路の一構成例を示す図、第８図（
ａ） （ｂ）はそれぞれレベルシフト回路の構成例を示
す図、第９図はスイッチ回路のＭＯＢ ）ランジスタに
よる構成列を示す図である。 １１−・・サンプル回路、１２ｍ、１２ｂ＊１２＠−・
−比較器、１３・・・基準［ＥＥ発生器、１４＆＋１４
ｂ〜１４ｄ・・・排他的論理和回路、１５・・・エンコ
ー〆、１６畠、１６ｂ、１６ｃ、１６ｄ・・・スイッチ
回路、１７・・・分圧器、１８ｈ、１８ｂ、１８ｃ・・
・比較器、Ｉ９・・・真イ、チ回路、２０・・・エンコ
ーダ、２Ｉ・・・オア回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図 （ＭＳＢＩＩ） （ＬＳＢｑ）第５図 第６図 第７ｖ！Ｊ 第８図 （ａ） （ｂ）第９図 了 工 ？
ａ） （ｂ）は局部Ｄ／Ａ変換器の構成とその勢価回路
を示す図、第３図は従来のつムがり誤差を示す図、第４
図は本発明の一実施例を示すの変換器の概略構成図、第
５図は同実施例におけるスイッチ回路１９の一桐成例を
示す図・第６図は同実施例における基準電圧と２次基準
電圧との関係を・示す図、第７図は同実施例におけるＥ
Ｘ−ＯＲとスイッチ回路の一構成例を示す図、第８図（
ａ） （ｂ）はそれぞれレベルシフト回路の構成例を示
す図、第９図はスイッチ回路のＭＯＢ ）ランジスタに
よる構成列を示す図である。 １１−・・サンプル回路、１２ｍ、１２ｂ＊１２＠−・
−比較器、１３・・・基準［ＥＥ発生器、１４＆＋１４
ｂ〜１４ｄ・・・排他的論理和回路、１５・・・エンコ
ー〆、１６畠、１６ｂ、１６ｃ、１６ｄ・・・スイッチ
回路、１７・・・分圧器、１８ｈ、１８ｂ、１８ｃ・・
・比較器、Ｉ９・・・真イ、チ回路、２０・・・エンコ
ーダ、２Ｉ・・・オア回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図 （ＭＳＢＩＩ） （ＬＳＢｑ）第５図 第６図 第７ｖ！Ｊ 第８図 （ａ） （ｂ）第９図 了 工 ？
Claims (2)
- （１） レベルの異なる複数の基準電圧とアナログ入
力電圧レベルとをそれぞれ比較する複数の比較器と、こ
れらの比較器の比較結果から前記アナログ入力電圧レベ
ルに灼する上位ビット側ディジタル信号値を得る手段と
、前記比較ムの比較結果に従って前記アナログ入力電圧
しがルに最も近い奇数順位の基準電位を選択して分圧器
の一方の端子に供給する手段と、前記比較器の比較結果
に従って前記アナログ入力電圧レベルに最も近い偶数順
位の基準電圧を選択して上記分圧器の他方の端子に供給
する手段と、これらの選択された基準電圧が供給される
分圧器で生成された複数の２次基準電圧と前１４アナロ
グ入力電圧レベルとをそれぞれ比較する複数の２次比較
器と・これらの２次比較器の比較結果を前記比較器の比
較結果に従ってビット順位反転処理して前記アナログ入
力信号に対する下位ビ、ト側ディソタル伯号値を得る手
段とを具備したことを特徴とするアナログ・ｒ４ノタル
変換器。 - （２）分圧器は直列接続された抵抗回路からなるもので
、その一方の端子に選択された奇数順位の基準電圧を入
力し・他方の端子に選択された偶数順位の基準電圧を入
力するものである特許請求の範囲第１項記載のアナログ
・ディジタル変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167550A JPS5869112A (ja) | 1981-10-20 | 1981-10-20 | アナログ・ディジタル変換器 |
| US06/419,475 US4542370A (en) | 1981-10-20 | 1982-09-17 | Cascade-comparator A/D converter |
| EP82108738A EP0077470B1 (en) | 1981-10-20 | 1982-09-21 | Cascade-comparator a/d converter |
| DE8282108738T DE3279636D1 (en) | 1981-10-20 | 1982-09-21 | Cascade-comparator a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167550A JPS5869112A (ja) | 1981-10-20 | 1981-10-20 | アナログ・ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5869112A true JPS5869112A (ja) | 1983-04-25 |
Family
ID=15851790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167550A Pending JPS5869112A (ja) | 1981-10-20 | 1981-10-20 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5869112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097727A (ja) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| JPS6387022A (ja) * | 1986-09-30 | 1988-04-18 | Toshiba Corp | アナログ・デジタル変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355947A (en) * | 1976-10-29 | 1978-05-20 | Takeda Riken Ind Co Ltd | Analoggtoodigital converter |
| JPS5623026A (en) * | 1979-08-03 | 1981-03-04 | Nec Corp | Analog-digital conversion unit |
-
1981
- 1981-10-20 JP JP56167550A patent/JPS5869112A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355947A (en) * | 1976-10-29 | 1978-05-20 | Takeda Riken Ind Co Ltd | Analoggtoodigital converter |
| JPS5623026A (en) * | 1979-08-03 | 1981-03-04 | Nec Corp | Analog-digital conversion unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097727A (ja) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| JPS6387022A (ja) * | 1986-09-30 | 1988-04-18 | Toshiba Corp | アナログ・デジタル変換器 |
| US4816831A (en) * | 1986-09-30 | 1989-03-28 | Kabushiki Kaisha Toshiba | Analog-digital converter realizing high integation with high resolution ability |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4533903A (en) | Analog-to-digital converter | |
| US4764753A (en) | Analog to digital converter | |
| US4539551A (en) | Differential voltage amplifier | |
| EP0537304B1 (en) | Analog to digital converter | |
| EP0077470B1 (en) | Cascade-comparator a/d converter | |
| US5889487A (en) | Flash analog-to-digital converter with latching exclusive or gates | |
| JPH0322103B2 (ja) | ||
| JPS59171315A (ja) | アナログ−デジタル変換器 | |
| US4559522A (en) | Latched comparator circuit | |
| AU575962B2 (en) | Logic circuit | |
| US4999631A (en) | High-precision and high-speed analog/digital converter having low power consumption | |
| JPS5869112A (ja) | アナログ・ディジタル変換器 | |
| US4509036A (en) | A/D Converter with bit extension capability using wired-OR outputs | |
| JPS59119921A (ja) | アナログ・デイジタル変換器 | |
| US5734342A (en) | Analog-to-digital converter for generating a digital N-bit Gray code | |
| US4939517A (en) | Circuit for synchronizing transitions of bits in a digital code | |
| JPH02268521A (ja) | Ａ／ｄ変換方法及びａ／ｄ変換装置 | |
| JPS6265521A (ja) | アナログ−デイジタル変換回路 | |
| JPH06112824A (ja) | 補間型ａ／ｄ変換器 | |
| JPH0251301B2 (ja) | ||
| JPS6243217A (ja) | 並列形ａｄ変換器 | |
| US6346904B1 (en) | Aliasing circuit and series interpolation cell of an analog-digital converter using such a circuit | |
| US4947173A (en) | Semiconductor integrated circuit | |
| JPS61144127A (ja) | アナログ・デジタル変換器 | |
| SU959275A1 (ru) | Аналого-цифровой преобразователь непосредственного считывани |