JPH02238533A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、情報を記憶するメモリ回路に関し、詳しくは
メモリセルに対するアドレスを自動的に発生可能なメモ
リに関する。

〔従来の技術〕

従来一般に、メモリ回路はこのメモリ回路と接続する情
報読出し器、例えば、中央演算処理装置（ｃｐｕ）から
アドレス信号および読み書き指示信号を入力し、指定さ
れたアドレスのメモリ領域に情報を読み書ぎして記憶す
る装置として知られている。このようなメモリの記憶領
域の空白領域に順次に情報をＣＰＵにより書き込む場合
は、メモリ回路内に設けられたディレクトリ領域から空
白領域の先頭アドレスをＣＰｕにより読出した後、先頭
アドレスから順次に書き込みアドレスを更新して、記憶
すべき情報をメモリ回路に出力していた。

〔発明が解決しようとする課題〕

しかしながら、上述のメモリ回路に対する書ぎ込み処理
において、ＣＰυは、プログラム命令の読出し、そのプ
ログラム命令で指示されるアドレスの更新、具体的には
現在の設定アドレスに゜′１゜゜を加算する処理、書き
込み指示信号（ライト信号）、アドレス信号の発生とい
う煩雑な処理手順を繰り返さなければならず、メモリ回
路に対する鶴き込み処理や読出し処理が遅くなるという
不具合が従来からあった。

そこで、木発明の目的はこのような不具合を解消し、Ｃ
Ｐロによるメモリの書き込み／読み出し時間の短縮化に
寄与することができるメモリ回路を１是イ共することに
ある。

〔課題を解決するための手段〕

このような目的を達成するために、本発明の第１形態は
、情報を記憶する記憶部と、入力部から入力された指示
に応じてアドレス信号を予め設定された所定値から順次
に昇順または降順により発生し、記憶部に出力するアド
レス発生部とを具えたことを特徴とする。

また、本発明の第２形態は、情報を記憶する記憶部と、
第１アドレス信号を入力する第１入力部と、第２アドレ
ス信号を予め設定された所定値から順次に昇順または降
順により発生ずるアドレス発生部と、第１アドレス信号
および第２アドレス信号のいずれか一方を選択指示する
アドレス選択信号を入力する記憶部と、記憶部で指示さ
れるアドレス選択信号に応じて第１入力部から入力され
た第１アドレス信号およびアドレス発生部から発生され
た第２アドレス信号のいずれか一方を記憶部に選択出力
する信号選択部とを具えたことを特徴とする。

また、本発明の第３形態において第１形態または第２形
態に記載のアドレス発生部は所定値を外部装置からの指
示信号に応じて可変設定可能なことを特徴とする。

〔作　用〕

本発明の第１形態は、メモリ内で記憶部に対する書き込
み又は読出し用のアドレスを自動発生することが可能と
なるので、連続的な情報の書き込み又は読出しを行う場
合、メモリ回路と接続するＣＰＵにおいて実行されるア
クセス処理と、メモリ回路におけるアドレス設定処理が
並行して行なわれる。この結果、従来ＣＰＵが実行して
いたアドレス更新処理の時間だけＣＰＵのメモリに対す
るアクセス処理時間が短縮される。

本発明の第２形態は従来のように外部入力される第１ア
ドレス信号とメそリ回路内で自動的に発生される第２ア
ドレス信号を選択可能としたので、連続的なメモリに対
するアクセスのときに第２信号を用いてメモリアクセス
時間を短縮させ、また、第１信号を用いてメモリの任意
のアドレスにアクセスすることも可能となる。この結果
、メモリ回路の用途を広げ多種多様な使用方法が可能と
なる。

本発明の第３形態は、アドレス発生部の設定開始ア１−
レスを可変設定可能としたのて、メモリ回路の空白領域
の先頭アドレスを、設定開始アドレスとすることにより
、空白領域に対して自動的に書き込みを開始することも
可能となる。この結果、従来では必要であった空白領域
の先頭ア１・レスを記憶する、ディレクトリ領域が不要
となり、メモリ容量の節約に寄与するこども可能となる
。

（実施例） 以下に図面を参照して本発明実施例を詳細に説明する。

第１図は木発明実施例の回路構成を示す。

第１図において、１はメモリセルと呼ばれるメモリ本体
である。

２は共通バスと接続する接続コネクタであり、リードラ
イト（Ｒ／Ｗ）信号線２−１、データ信号線２−２アド
レス信号線２−３の他、共通バスを構成する各種信号線
と接続する端子により構成されている。

３は予め定めた初期値から不図示のＣＰＵの如埋タイミ
ングと同期して順次にメモリ本体１に対するアドレス信
号を発生するアドレス発生器である。

４はデコーダであり、データ信号線を通してＣＰＵから
送出されるアドレスの自動発生命令コートを検出し、フ
リップフロップ（Ｆ／Ｆ）　５−２を介してアドレス発
生器３にチップセレクト（Ｃ／Ｓ）信号を出力する。ま
た、デコーダ４はＣＰＵからアドレス指定命令コートを
受信したときはアドレス選択信号５−３を発生し、接続
コネクタ２からのアドレス信号の入力を許可する。

５−１はフリップフロツブであり、デコーダ４により発
生されたアドレス選択信号を保持出力する。

６はアントケーＩ一であり、フリップフロップ５−１の
出力信号およびアドレス信号２−３を入力し、アンド信
号をメモリ本体のアドレス端子に出力する。

第２図は第１図に示すアドレス発生器３の回路構成を示
す。

第２・図において、３−１　はレジスタ３−２により与
えられる初期値から順次に、読出し又は書き込み用アド
レスを発生するカウンタてある。カウンタ３−１　には
ｃｐｕｚの書ぎ込みおよび読出しタイミングと同じ周期
の同期信号発生回路か設けられており、この同期信号発
生回路により発生される同期信号を計数することにより
アドレス信号が作成される。

３−２は書キ換え自在のレジスタであり、ＣＰＵから与
えられるア１・レス自動発生命令に含まれる初期値デー
タをデコーダ４を介して受信し、記憶する。

第１図に戻り、第１図に示す回路の動作を説明する。

ＣＰＵからアドレス自動発生命令コートおよびアドレス
の初期値が与えられると、デコーダ４からＣ／Ｓ信号が
発生され、アドレス発生器３が動作可能状態となる。

アドレス発生器３のレジスタ３−２にはアドレス初期値
か記憶され、アドレス発生器３内のカウンタか順欧に初
期値からアドレスを発生する。

このため、書き込みの開始に先立ってアドレス自動発生
を指示した後、［｛／Ｗ信号の発生および記憶データの
人出力を行うたりでよく、アドレス更新処理を行う時間
たりＣＰＵの演算処理時間か短縮される。

ＣＰυからＣＰｌによるアドレス指定命令コートかメモ
リＩＯに送出されると、デコーダ４により発生されるア
ドレス選択信号によりアントケート６か開ぎ、共通バス
５−３を介してＣＰＵから送出されるア１・レスイ３号
がメモリ本体に伝送さわる。このとき、アドレス発生器
３は停止状態にあるので、この結果、ＣＰＵからのア１
・レス指定も可能となる。

以上説明したように、本実施例ではメモリｌＯ側でアド
レスを自動発生ずることが可能となるので、メモリ本体
１の空白領域に連続して書き込み処理を行うときは、メ
モリ１０にアドレスを自動発生させ、メモリ１０から任
層、の情報を読出すときにはＣＰｕ側からアドレス指定
すると便利である。

本実施例の応用形態としては次の例が考えられる。すな
わち、本実施例ではメモリｌＯで自動発生するアドレス
の先頭アドレスを可変設定可能としているが、レジスタ
に読み出し専用レジスタを用いて固定アドレスとしても
よいことは言うまでもない。この場合は例えば表示装置
や印刷装置の出力情報の記憶用に本発明のメモリを用い
て、読み出しアドレスを自動発生させるとよい。

〔発明の効果〕

以上、説明したように本発明の第１形態は、メモリ内で
記憶部に対する書き込み又は読出し用のアドレスを自動
発生することが可能となるので、連続的な情報の書き込
み又は読出しを行う場合、メモリ回路と接続するＣＰｕ
において実行されるアクセス処理と、メモリ回路におけ
るアドレス設定処理が並行して行なわれる。この結果、
従来ＣＰｕが実行していたアドレス更新処理の時間だけ
ＣＰＵのメモリに対するアクセス処理時間が短縮される
。

本発明の第２形態は従来のように外部入力される第１ア
ドレス信号とメモリ回路内で自動的に発生される第２ア
ドレス信号を選択可能としたので、連続的なメモリに対
するアクセスのときに第２信号を用いてメモリアクセス
時間を短縮させ、また、第１信号を用いてメモリの任意
のアドレスにアクセスすることも可能となる。この結果
、メモリ回路の用途を広げ多種多様な使用方法が可能と
なる。

本発明の第３形態は、アドレス発生部の設定開始アドレ
スを可変設定可能としたので、メそり回路の空白領域の
先頭アドレスを、設定開始アドレスとすることにより、
空白領域に対して自動的に書き込みを開始することも可
能となる。この結果、従来では必要であった空白領域の
先頭アドレスを記憶する、ディレクトリ領域が不要とな
り、メモリ容量の節約した寄与することも可能となる。

【図面の簡単な説明】

第１図は本発明実施例の回路構成を示すブロック図、 第２図は第１図に示すアドレス発生器３の回路構成を示
すブロック図、 １・・・メモリ本体、 ２・・・接続コネクタ、 ３・・・アドレス発生器、 ４・・・デコーダ。

Claims (1)

1. 【特許請求の範囲】 １）情報を記憶する記憶部と、 該入力部から入力された前記指示に応じて前記アドレス
   信号を予め設定された所定値から順次に昇順または降順
   により発生し、前記記憶部に出力するアドレス発生部と を具えたことを特徴とするメモリ回路。 ２）情報を記憶する記憶部と、 第１アドレス信号を入力する第１入力部と、第２アドレ
   ス信号を予め設定された所定値から順次に昇順または降
   順により発生するアドレス発生部と、 前記第１アドレス信号および前記第２アドレス信号のい
   ずれか一方を選択指示するアドレス選択信号を入力する
   第２入力部と、 該第２入力部で指示される前記アドレス選択信号に応じ
   て前記第１入力部から入力された前記第１アドレス信号
   および前記アドレス発生部から発生された前記第２アド
   レス信号のいずれか一方を前記記憶部に選択出力する信
   号選択部と を具えたことを特徴とするメモリ回路。 ３）前記アドレス発生部は前記所定値を外部装置からの
   指示信号に応じて可変設定可能なことを特徴とする請求
   項１または請求項２のいずれかに記載のメモリ回路。