JPS5870552A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5870552A JPS5870552A JP56169529A JP16952981A JPS5870552A JP S5870552 A JPS5870552 A JP S5870552A JP 56169529 A JP56169529 A JP 56169529A JP 16952981 A JP16952981 A JP 16952981A JP S5870552 A JPS5870552 A JP S5870552A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- drain
- wirings
- electrode
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体装置の製造方法に関し、特に使用者の要
求によ多接続配線の異なるマスクＲＯＭやゲートアレイ
等のセミカスタムＬＳＩの製造方法に関する。 マスクＲＯＭやゲートアレイ等のセミカスタムＬＳＩは
、使用者の要求により書き込む情報や回路構成が異なる
。これらを製造するには受注してから納入するまでの期
間を極力短かくすることが必要で、そのためかかる装置
を構成するのに必要な素子を形成した半導体基板を予め
準備しておき、使用者の要求仕様に応じた接続配線を行
なうという製造方法が多く用いられている。 しかじ主起製造方法は受注後納入までに、受注仕様に基
く電［スフタクト窓の開口及び電極配線のパターニング
と２回にわたるホト工程を必要とする。そのためセミカ
スタムＬＳＩの短納期化は未だ十分満足し得るものとは
言い難い。 本発明の目的はセミカスタムＬＳＩの納期をより短縮す
ることにあり、その丸め本発明においては、素子形成を
終了した半導体基板表面に予め電極配線を形成しておき
、接続を要しない電極のコンタクト部に酸素イオンを注
入することによシ、該電極と半導体基板とのオーミック
接触を破壊する工程を含むことを特徴とする。 以下本発明の一実施例を図面によシ説明する。 本実施例は本発明によシマスフＲＯＭを製作する例であ
って、第１図唸製作しようとするマスクＲＯＭのメモリ
セル接続を示す要部囲路図、第２図は第１図に対応する
メモリセμのパターンを示す要部上面図、第３図は第２
図の１−１矢視部断面を示す要部断面図である。 第１図においてＴ１〜Ｔ４はメモリセ〃を構成す４ Ｖ
ｊｊ ：Ｉ ン（Ｓｉ、）ＭＯＳ ＦＥＴ、Ｗｘ、
Ｗ、はワード線、Ｂ、、 Ｂ、 、 Ｂ、はビット線、
１．１′はそれぞれ８１、 ＭＯＳ ＦＥＴ Ｔ、 、
Ｔ、のゲート、２．２／はドレイン、３．３’はソー
スであって、同図はＴ、のドレイン２がビット線Ｂｌに
接続されていない例を示す。 第２図のＴ１〜Ｔ４はそれぞれ上記第１図のＴ□〜Ｔ４
であって、１１．ｉｔ’は多結晶シリコンよシなるゲー
トの電極配線でそれぞれ？−ド線Ｗ□９ｗ。 に対応し、１２．１２’、１２”はアルミニウム（ＡＪ
）よシなるドレインの電極配線でそれぞれビット線Ｂ、
、 Ｂ、 、 Ｂ、に対応する。１３はソース配線で
接地端に接続され、各素子部ではソース領域として働く
。１４．１４’はそれぞれドレイン２．２′のコンタク
ト窓である。 第３図は上記第２図の１−１矢視部断面を示す要部断面
図で、１５．１５’はそれぞれＴ□、Ｔｓのドレイン領
域、１６は８１基板で、メモリセルを構成するトランジ
スタＴ１〜Ｔ４がｎチャネｉｖＭＯ８ＦＦＴのときには
８１基板１６は！型、ソース領域１６゜ドレイン領域１
５，１５’はｎｍ領域よシなる。１７は素子領域を画定
するフィールド酸化膜、１８は素子領域のＳ１基板表面
及びゲート電極配線１１゜１１′上を被覆する絶縁膜で
、九とえば二酸化シリコン（Ｓｉｎ、）膜である。 従来の製造方法では、８１基板１６に素子形成を終了し
た状態、即ち上記マスクＲＯＭにおいては、フィールド
酸化膜１７によシ一定した素子領域にゲート電極配線１
１ 、１１’、ソース及びドレイン領域１３及び１５．
１５’、並びにＳｉＯ□膜１８全１８した状ａまで工程
を進め、受注後便用者の要求に応じて接続すべきドレイ
ン電極のコンタクト窓を開口し
求によ多接続配線の異なるマスクＲＯＭやゲートアレイ
等のセミカスタムＬＳＩの製造方法に関する。 マスクＲＯＭやゲートアレイ等のセミカスタムＬＳＩは
、使用者の要求により書き込む情報や回路構成が異なる
。これらを製造するには受注してから納入するまでの期
間を極力短かくすることが必要で、そのためかかる装置
を構成するのに必要な素子を形成した半導体基板を予め
準備しておき、使用者の要求仕様に応じた接続配線を行
なうという製造方法が多く用いられている。 しかじ主起製造方法は受注後納入までに、受注仕様に基
く電［スフタクト窓の開口及び電極配線のパターニング
と２回にわたるホト工程を必要とする。そのためセミカ
スタムＬＳＩの短納期化は未だ十分満足し得るものとは
言い難い。 本発明の目的はセミカスタムＬＳＩの納期をより短縮す
ることにあり、その丸め本発明においては、素子形成を
終了した半導体基板表面に予め電極配線を形成しておき
、接続を要しない電極のコンタクト部に酸素イオンを注
入することによシ、該電極と半導体基板とのオーミック
接触を破壊する工程を含むことを特徴とする。 以下本発明の一実施例を図面によシ説明する。 本実施例は本発明によシマスフＲＯＭを製作する例であ
って、第１図唸製作しようとするマスクＲＯＭのメモリ
セル接続を示す要部囲路図、第２図は第１図に対応する
メモリセμのパターンを示す要部上面図、第３図は第２
図の１−１矢視部断面を示す要部断面図である。 第１図においてＴ１〜Ｔ４はメモリセ〃を構成す４ Ｖ
ｊｊ ：Ｉ ン（Ｓｉ、）ＭＯＳ ＦＥＴ、Ｗｘ、
Ｗ、はワード線、Ｂ、、 Ｂ、 、 Ｂ、はビット線、
１．１′はそれぞれ８１、 ＭＯＳ ＦＥＴ Ｔ、 、
Ｔ、のゲート、２．２／はドレイン、３．３’はソー
スであって、同図はＴ、のドレイン２がビット線Ｂｌに
接続されていない例を示す。 第２図のＴ１〜Ｔ４はそれぞれ上記第１図のＴ□〜Ｔ４
であって、１１．ｉｔ’は多結晶シリコンよシなるゲー
トの電極配線でそれぞれ？−ド線Ｗ□９ｗ。 に対応し、１２．１２’、１２”はアルミニウム（ＡＪ
）よシなるドレインの電極配線でそれぞれビット線Ｂ、
、 Ｂ、 、 Ｂ、に対応する。１３はソース配線で
接地端に接続され、各素子部ではソース領域として働く
。１４．１４’はそれぞれドレイン２．２′のコンタク
ト窓である。 第３図は上記第２図の１−１矢視部断面を示す要部断面
図で、１５．１５’はそれぞれＴ□、Ｔｓのドレイン領
域、１６は８１基板で、メモリセルを構成するトランジ
スタＴ１〜Ｔ４がｎチャネｉｖＭＯ８ＦＦＴのときには
８１基板１６は！型、ソース領域１６゜ドレイン領域１
５，１５’はｎｍ領域よシなる。１７は素子領域を画定
するフィールド酸化膜、１８は素子領域のＳ１基板表面
及びゲート電極配線１１゜１１′上を被覆する絶縁膜で
、九とえば二酸化シリコン（Ｓｉｎ、）膜である。 従来の製造方法では、８１基板１６に素子形成を終了し
た状態、即ち上記マスクＲＯＭにおいては、フィールド
酸化膜１７によシ一定した素子領域にゲート電極配線１
１ 、１１’、ソース及びドレイン領域１３及び１５．
１５’、並びにＳｉＯ□膜１８全１８した状ａまで工程
を進め、受注後便用者の要求に応じて接続すべきドレイ
ン電極のコンタクト窓を開口し
【第１図の例ではＴ１の
コンタクト窓１４は開口しない】、ドレインの電ｌ１ｊ
ｌｋ３線１２．１２’。 １２＃を形成していた。 これに対し本実施例ではすべてのドレイン電極のコンタ
クト窓１４．１４’・・・を開口し、電極配線１２ 、
１２’、 １２’を形成しておく。そして受注後便用者
の要求に応じて選ばれた接続不要なドレイン電極、即ち
第１図の例ではＴ１のドレイン電極のコンタクト室１４
部に開口を有するホトレジスト膜１９
コンタクト窓１４は開口しない】、ドレインの電ｌ１ｊ
ｌｋ３線１２．１２’。 １２＃を形成していた。 これに対し本実施例ではすべてのドレイン電極のコンタ
クト窓１４．１４’・・・を開口し、電極配線１２ 、
１２’、 １２’を形成しておく。そして受注後便用者
の要求に応じて選ばれた接続不要なドレイン電極、即ち
第１図の例ではＴ１のドレイン電極のコンタクト室１４
部に開口を有するホトレジスト膜１９
【第３図に破線で
示す】を形成する。次いでこのホトレジスト膜１９をマ
スクとしてイオン注入法によシ酸素イオン（０＋）を、
上記コンタクト意１４部にドレイン電極配線１２を貫通
して注入する。 このとき酸素イオン（Ｏ＋）をドレイン電極配線１２と
ドレイン領域１５との界面近傍に注入することが重要で
ある。それＫはドレイン電極配線１２が例えば厚さ約５
ｏｏｏ（Ａ）のＡ４層よりなる場合には、注入エネルギ
を凡そ１５０［ＫｅＶ］とすればよい。すると上記界面
においてＳｌ及びＡｌが注入された酸素と結合してそれ
ぞれＳ１０．及びＡｌ５ｏ。 が形成される。酸素の注入量をＩ Ｘ １０１７［ａｒ
”１以上とすれば上記界面全域にわたって８１０３層及
びＡＪ、Ｏ，層が形成される。 この両者社いずれも絶縁層であるから、以上によシコン
タクト窓１４部においてドレイン領域１５とドレイン電
極配線１２との接続が断たれ、第１図に示すようにＴ、
のドレイン２はビット線Ｂ１がら分離される。 このあとホトレジスト膜１９を除去して本発明に係る半
導体装置が完成する。 従来の製造方法においては、受注後ホト工程が２回必要
で、しかもいずれもエツチング工程を要するのに対し、
本実施例ではホト工程は一度でよく、シカモホトレジス
ト膜を形成するのみでエツチング工程を要しない。従っ
て本実施例では受注後の工程が短縮され、しかも作業が
著しく簡単化される。 なお本発明は上記一実施例に限定されるものではなく、
例えばマスクＲＯＭのほか、マスクＲＯＭを含むＣＰＵ
のような半導体装置や、マスタースライス方式によシ製
作するゲートアレイ等、各植生導体装置の製作に用いる
ことができる。 ま九、本発明によルオーミッ、り接触を破壊するのはド
レイン電極に限定されるものではなく、、、ξの電極で
あってもよいこと、更に本発明はＭＯ８ＦＫＴに限らず
いか々る種類の半導体装置をも製作し得ること等は、特
に説明を要しない。 以上説明した如く本発明によシセミカスタムＬＳＩの納
期が大幅に短縮される。
示す】を形成する。次いでこのホトレジスト膜１９をマ
スクとしてイオン注入法によシ酸素イオン（０＋）を、
上記コンタクト意１４部にドレイン電極配線１２を貫通
して注入する。 このとき酸素イオン（Ｏ＋）をドレイン電極配線１２と
ドレイン領域１５との界面近傍に注入することが重要で
ある。それＫはドレイン電極配線１２が例えば厚さ約５
ｏｏｏ（Ａ）のＡ４層よりなる場合には、注入エネルギ
を凡そ１５０［ＫｅＶ］とすればよい。すると上記界面
においてＳｌ及びＡｌが注入された酸素と結合してそれ
ぞれＳ１０．及びＡｌ５ｏ。 が形成される。酸素の注入量をＩ Ｘ １０１７［ａｒ
”１以上とすれば上記界面全域にわたって８１０３層及
びＡＪ、Ｏ，層が形成される。 この両者社いずれも絶縁層であるから、以上によシコン
タクト窓１４部においてドレイン領域１５とドレイン電
極配線１２との接続が断たれ、第１図に示すようにＴ、
のドレイン２はビット線Ｂ１がら分離される。 このあとホトレジスト膜１９を除去して本発明に係る半
導体装置が完成する。 従来の製造方法においては、受注後ホト工程が２回必要
で、しかもいずれもエツチング工程を要するのに対し、
本実施例ではホト工程は一度でよく、シカモホトレジス
ト膜を形成するのみでエツチング工程を要しない。従っ
て本実施例では受注後の工程が短縮され、しかも作業が
著しく簡単化される。 なお本発明は上記一実施例に限定されるものではなく、
例えばマスクＲＯＭのほか、マスクＲＯＭを含むＣＰＵ
のような半導体装置や、マスタースライス方式によシ製
作するゲートアレイ等、各植生導体装置の製作に用いる
ことができる。 ま九、本発明によルオーミッ、り接触を破壊するのはド
レイン電極に限定されるものではなく、、、ξの電極で
あってもよいこと、更に本発明はＭＯ８ＦＫＴに限らず
いか々る種類の半導体装置をも製作し得ること等は、特
に説明を要しない。 以上説明した如く本発明によシセミカスタムＬＳＩの納
期が大幅に短縮される。
第１図〜第３図は本発明の一実施例を説明するための図
で、第１図は本実施例において製作すべき半導体装置の
構成を示す要部回路図、第２図は第１図と同一部分のパ
ターンを示す要部上面図、第３図は第２図の璽−璽矢視
部断面図である。 図において、１．１’はゲー）、２．２’はドレイン、
３．３′はソース、１１．１１’はゲート電極配線、１
２ 、１２’、 １２＃はドレイン電極配線、１３はソ
ース領域を含むソーズ配線、１４．１４’はコンタクト
窓、１５．１５’はドレイン領域、１６は半導体基板、
１８は絶縁膜、１９はイオン注入に対するマスク層を示
す。
で、第１図は本実施例において製作すべき半導体装置の
構成を示す要部回路図、第２図は第１図と同一部分のパ
ターンを示す要部上面図、第３図は第２図の璽−璽矢視
部断面図である。 図において、１．１’はゲー）、２．２’はドレイン、
３．３′はソース、１１．１１’はゲート電極配線、１
２ 、１２’、 １２＃はドレイン電極配線、１３はソ
ース領域を含むソーズ配線、１４．１４’はコンタクト
窓、１５．１５’はドレイン領域、１６は半導体基板、
１８は絶縁膜、１９はイオン注入に対するマスク層を示
す。
Claims (1)
- 半導体基板に素子形成工程を施こし、形成された各素子
表面と所定のコンタクト部において接触する電極配線を
形成し、しかる後イオン注入法により所望のコンタクト
部に電極配線を貫通して酸素イオンを注入する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169529A JPS5870552A (ja) | 1981-10-22 | 1981-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169529A JPS5870552A (ja) | 1981-10-22 | 1981-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870552A true JPS5870552A (ja) | 1983-04-27 |
Family
ID=15888184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169529A Pending JPS5870552A (ja) | 1981-10-22 | 1981-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994007266A1 (en) * | 1992-09-23 | 1994-03-31 | Massachusetts Institute Of Technology | A voltage programmable link having reduced capacitance |
-
1981
- 1981-10-22 JP JP56169529A patent/JPS5870552A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994007266A1 (en) * | 1992-09-23 | 1994-03-31 | Massachusetts Institute Of Technology | A voltage programmable link having reduced capacitance |
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