JPS587118B2 - 二重化情報処理装置におけるステ−タス情報返送方式 - Google Patents
二重化情報処理装置におけるステ−タス情報返送方式Info
- Publication number
- JPS587118B2 JPS587118B2 JP53151365A JP15136578A JPS587118B2 JP S587118 B2 JPS587118 B2 JP S587118B2 JP 53151365 A JP53151365 A JP 53151365A JP 15136578 A JP15136578 A JP 15136578A JP S587118 B2 JPS587118 B2 JP S587118B2
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- Japan
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- flop
- signal
- control device
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored program
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
この発明は例えば電子交換機の中央処理系に通話路制御
系から信号を伝送する場合に適用され、二重化構成とさ
れた情報処理装置におけるステータス（状態）情報返送
力式に関する。
系から信号を伝送する場合に適用され、二重化構成とさ
れた情報処理装置におけるステータス（状態）情報返送
力式に関する。
第１図は従来の電子交換機における中央処理系１１、通
話路制御系１２及び負荷端末１３の信号の流れを表わし
たものである。
話路制御系１２及び負荷端末１３の信号の流れを表わし
たものである。
中央処理系１１の内部には二つのプロセッサＣＣｏ，Ｃ
Ｃ１が設けられ、また通話路制御系１２の内部に二つの
情報送受信器ＳＲＤｏ，ＳＲＤ１が設けられ、プロセッ
サ及び情報送受信器はそれぞれ独立して同一の処理を行
う完全二重化構成となされている。
Ｃ１が設けられ、また通話路制御系１２の内部に二つの
情報送受信器ＳＲＤｏ，ＳＲＤ１が設けられ、プロセッ
サ及び情報送受信器はそれぞれ独立して同一の処理を行
う完全二重化構成となされている。
即ちプロセッサＣＣ０と情報送受信器ＳＲＤ０とはアド
レスバスＡＢ０とアンサバスＷＢｏとをそれぞれ通じて
互に接続される。
レスバスＡＢ０とアンサバスＷＢｏとをそれぞれ通じて
互に接続される。
一方プロセッサＣＣＩ及び情報送受信器ＳＲＤ１ぱバス
ＡＢｏ，ＷＢｏとをそれぞれ独立したアドレスバスＡＢ
１及びアンサバスＷＢ１で互に接続される。
ＡＢｏ，ＷＢｏとをそれぞれ独立したアドレスバスＡＢ
１及びアンサバスＷＢ１で互に接続される。
今、中央処理系１１はプロセッサＣＣｏ及びＣＣ１間で
同期運転を行なっている場合を考える。
同期運転を行なっている場合を考える。
図では仮にプロセッサＣＣＯが現用系でプロセッサＣＣ
１が予備用系と仮定する。
１が予備用系と仮定する。
同期運転時は中央処理系１１からの情報送出は現用系か
ら行なわれる。
ら行なわれる。
従って図ではプロセッサＣＣｏからアドレスバスＡＢｏ
を介して情報送受信器ＳＲＤ０に情報が転送される。
を介して情報送受信器ＳＲＤ０に情報が転送される。
転送された情報が負荷端末１３のネットワークＮＷを制
御するだめの情報である場合には、情報送受信器ＳＲＤ
０は起動信号ＳＴ０をネットワーク制御装置ＳＣへ送出
してこれを起動する。
御するだめの情報である場合には、情報送受信器ＳＲＤ
０は起動信号ＳＴ０をネットワーク制御装置ＳＣへ送出
してこれを起動する。
ネットワーク制御装置ＳＣは起動されると負荷端末であ
るネットワークＮＷを駆動すると共に、現在稼動中であ
る旨の表示信号を情報送受信器ＳＲＤ０及びＳＲＤ１の
両方に送出表示する。
るネットワークＮＷを駆動すると共に、現在稼動中であ
る旨の表示信号を情報送受信器ＳＲＤ０及びＳＲＤ１の
両方に送出表示する。
この表示信号をステータス信号ＳＴＳと呼んでいる。
ステータス信号ＳＴＳはネットワーク制御装置ＳＣの一
連の動作が終了するまでは゛ＢＵＳＹ”（使用中）表示
し続け、動作終了とともにネットワーク制御装置ＳＣ自
身の制御信号、即ち終了信号により”ＩＤＬＥ”（空）
表示に切り替わる。
連の動作が終了するまでは゛ＢＵＳＹ”（使用中）表示
し続け、動作終了とともにネットワーク制御装置ＳＣ自
身の制御信号、即ち終了信号により”ＩＤＬＥ”（空）
表示に切り替わる。
この様子を第２図に示す。
即ち時点ｔ１に起動信号ＳＴｏが発生するとステータス
信号ＳＴＳは低レベルＬから高レベルＨになり、ＩＤＬ
Ｅ表示からＢＵＳＹ表示になる。
信号ＳＴＳは低レベルＬから高レベルＨになり、ＩＤＬ
Ｅ表示からＢＵＳＹ表示になる。
ネットワーク制御装置ＳＣの動作が終了して時点ｔ２に
終了信号が発生するとステータス信号ＳＴＳは低レベル
ＬになりＩＤＬＥ表示に戻される。
終了信号が発生するとステータス信号ＳＴＳは低レベル
ＬになりＩＤＬＥ表示に戻される。
ステータス信号ＳＴＳのＢＵＳＹ表示及びＩＤＬＥ表示
の切替えは、第３図に示すようにして行われる。
の切替えは、第３図に示すようにして行われる。
ネットワーク制御装置ＳＣにフリツプフロツプ１４が設
けられ、起動信号ＳＴでフリツプフロツプ１４はセット
され、そのＱ出力が高レベルＨとなる。
けられ、起動信号ＳＴでフリツプフロツプ１４はセット
され、そのＱ出力が高レベルＨとなる。
ネットワーク制御装置ＳＣの動作が終了し、終了信号Ｓ
Ｐによりフリツプフロツプ１４はリセットされ、そのＱ
出力は低レベルＬとなる。
Ｐによりフリツプフロツプ１４はリセットされ、そのＱ
出力は低レベルＬとなる。
このフリツプフロツプ１４のＱ出力がステータス信号Ｓ
ＴＳとして情報送受信号ＳＲＤ２及びＳＲＤ１をそれぞ
れ通じてアンサバスＷＢＯ及びＷＢ１へ送出される。
ＴＳとして情報送受信号ＳＲＤ２及びＳＲＤ１をそれぞ
れ通じてアンサバスＷＢＯ及びＷＢ１へ送出される。
中央処理系１１はネットワーク制御装置ＳＣを起動する
ときには前もってネットワーク制御装置ＳＣからのステ
ータス信号ＳＴＳをアンサバスＷＢＯ及びＷＢ１を介し
て読み取シ、ステータス信号ＳＴＳがＩＤＬＥとなって
いることをプロセッサＣＣｏ及びＣＣ１にて確認のうえ
、起動するようにプログラム制御されている。
ときには前もってネットワーク制御装置ＳＣからのステ
ータス信号ＳＴＳをアンサバスＷＢＯ及びＷＢ１を介し
て読み取シ、ステータス信号ＳＴＳがＩＤＬＥとなって
いることをプロセッサＣＣｏ及びＣＣ１にて確認のうえ
、起動するようにプログラム制御されている。
このステータス信号ＳＴＳ読取りプログラムは一定の周
期で繰返し走っておシ、第４図にその様子を示す。
期で繰返し走っておシ、第４図にその様子を示す。
第４図Ａに示すステータス信号ＳＴＳに対し、第４図Ｂ
で示す読取りタイミングで読取る場合、そのタイミング
Ｔ１及びＴ３ではＩＤＬＥを読取り、タイミングＴ２で
はＢＵＳＹを読取る。
で示す読取りタイミングで読取る場合、そのタイミング
Ｔ１及びＴ３ではＩＤＬＥを読取り、タイミングＴ２で
はＢＵＳＹを読取る。
しかしタイミングＴ４ではステータス信号ＳＴＳが高レ
ベルＨから低レベルＬに変化する時であるため、ＢＵＳ
Ｙ及びＩＤＬＥのどちらを読取るかは不明である。
ベルＨから低レベルＬに変化する時であるため、ＢＵＳ
Ｙ及びＩＤＬＥのどちらを読取るかは不明である。
両プロセッサＣＣｏ及びＣＣ１は同期運転しているため
、両プロセッサに同一の内容、すなわちプロセッサＣＣ
ｏ及びＣＣ１ともにＢＵＳＹ又はともにＩＤＬＥのステ
ータス信号が完全に同時に受信されれば問題はない。
、両プロセッサに同一の内容、すなわちプロセッサＣＣ
ｏ及びＣＣ１ともにＢＵＳＹ又はともにＩＤＬＥのステ
ータス信号が完全に同時に受信されれば問題はない。
ところが実際には両プロセッサ間で論理素子のばらつき
、信号伝送路内の信号の遅延時間の差などによシ、プロ
セッサＣＣＯ及びＣＣ１の信号サンプル時期が全く同時
であることは有り得ず、わずかのずれが発生する。
、信号伝送路内の信号の遅延時間の差などによシ、プロ
セッサＣＣＯ及びＣＣ１の信号サンプル時期が全く同時
であることは有り得ず、わずかのずれが発生する。
第５図はこの状態を示したものであり、第４図における
タイミングＴ４の部分を時間的に拡大したものである。
タイミングＴ４の部分を時間的に拡大したものである。
読取りタイミングＴ４に対し、プロセッサＣＣｏのサン
プルタイミングは第５図Ｃに示すように△０遅れてステ
ータス信号が高レベルＨにある時点に発生するが、プロ
セッサＣＣ１のサンプルタイミングは第５図Ｄに示すよ
うに△１遅れてステータス信号が低レベルＬとなった時
点に発生するように、両プロセッサのサンプルタイミン
グが丁度ステータス信号の変化する前後をはさむような
形になった場合には、両プロセッサのステータス信号の
受信情報が異なることになる。
プルタイミングは第５図Ｃに示すように△０遅れてステ
ータス信号が高レベルＨにある時点に発生するが、プロ
セッサＣＣ１のサンプルタイミングは第５図Ｄに示すよ
うに△１遅れてステータス信号が低レベルＬとなった時
点に発生するように、両プロセッサのサンプルタイミン
グが丁度ステータス信号の変化する前後をはさむような
形になった場合には、両プロセッサのステータス信号の
受信情報が異なることになる。
このような場合は第１図に示すように両プロセッサＣＣ
ｏ及びＣＣ１に接続されたマツチャ回路ＭＡＴにより誤
りと判定される。
ｏ及びＣＣ１に接続されたマツチャ回路ＭＡＴにより誤
りと判定される。
第５図はステータス信号がＢＵＳＹからＩＤＬＥに変化
する直前でステータス読取りプログラムが起動された場
合を示したが、逆にステータス信号ＳＴＳがＩＤＬＥか
らＢＵＳＹに変化する直前でステータス読取りプログラ
ムが起動された場合でも同様の問題が発生する可能性が
ある。
する直前でステータス読取りプログラムが起動された場
合を示したが、逆にステータス信号ＳＴＳがＩＤＬＥか
らＢＵＳＹに変化する直前でステータス読取りプログラ
ムが起動された場合でも同様の問題が発生する可能性が
ある。
またこのような現象は上記の例で示したネットワーク制
御装置ＳＣのみならず、通話路制御系１２内のリレー制
御装置ＲＣその他についても言える。
御装置ＳＣのみならず、通話路制御系１２内のリレー制
御装置ＲＣその他についても言える。
特にネットワーク制御装置ＳＣ、リレー制御装置ＲＣな
どの動作回数が増大するにつれ、すなわち最繁時に向う
につれ誤シ、即ち二重装置間のミスマッチ（不整合）が
発生する確率が増大し、その結果これ等制御装置の使用
能率が低下する。
どの動作回数が増大するにつれ、すなわち最繁時に向う
につれ誤シ、即ち二重装置間のミスマッチ（不整合）が
発生する確率が増大し、その結果これ等制御装置の使用
能率が低下する。
更に誤り処理のだめのプログラムも起動されるだめ最繁
時に向ってさらに交換機全体の処理能力が低下すること
になる。
時に向ってさらに交換機全体の処理能力が低下すること
になる。
この発明の目的は同期運転している情報処理装置間での
受信信号のミスマッチを無くし、処理能力を向上するこ
とができる二重化情報処理装置におけるステータス情報
伝送方式を提供することにある。
受信信号のミスマッチを無くし、処理能力を向上するこ
とができる二重化情報処理装置におけるステータス情報
伝送方式を提供することにある。
この発明によれば同期運転している二重化された情報処
理装置において、ステータス情報を表示する機能を持つ
フリツプフロツプが２個直列に接続される。
理装置において、ステータス情報を表示する機能を持つ
フリツプフロツプが２個直列に接続される。
その１段目のフリツプフロツプは表示されるべき装置に
対する起動信号によりセットされ、その装置の動作の終
了信号でリセットされる。
対する起動信号によりセットされ、その装置の動作の終
了信号でリセットされる。
その１段目のフリツプフロツプの出力が２段目のフリッ
プフロツプにデータ入力として与えられ、そのデータは
プロセッサからのステータス読取り指令によりその２段
目フリツプフロツプに読込まれる。
プフロツプにデータ入力として与えられ、そのデータは
プロセッサからのステータス読取り指令によりその２段
目フリツプフロツプに読込まれる。
この２段目フリツプフロツプの出力がステータス信号Ｓ
ＴＳとして両プロセッサへ送出される。
ＴＳとして両プロセッサへ送出される。
例えば第６図に示すように第３図に示したノリツプフロ
ツプ１４の出力信号であるステータス信号は情報送受信
器ＳＲＤｏ及びＳＲＤ１に直接返送することなく、途中
にラッチタイプのフリツプフロツプ１５が１段介在され
る。
ツプ１４の出力信号であるステータス信号は情報送受信
器ＳＲＤｏ及びＳＲＤ１に直接返送することなく、途中
にラッチタイプのフリツプフロツプ１５が１段介在され
る。
この２段目のフリツフフロツフ１５では１段目フリツフ
フロツフ１４からのステータス信号ＳＴＳがデータ入力
として与えられ、またステータス読取りプログラムによ
り送出されるステータス読取り指令ＣＢＳがゲート信号
として供給される。
フロツフ１４からのステータス信号ＳＴＳがデータ入力
として与えられ、またステータス読取りプログラムによ
り送出されるステータス読取り指令ＣＢＳがゲート信号
として供給される。
この構成の動作タイムチャートを第７図に示す，第７図
において問題となるのは第７図Ｂのステータス読取り指
令ＣＲＳが、第７図Ａのステータス信号ＳＴＳの変化時
点と重なった場合である。
において問題となるのは第７図Ｂのステータス読取り指
令ＣＲＳが、第７図Ａのステータス信号ＳＴＳの変化時
点と重なった場合である。
タイミングＴ４がこの場合となる。
２段目のフリツプフロツプ１５においてタイミングＴ４
でゲートＧが開らかれた時に、１段目フリツプフロツプ
１４の出力信号ＳＴＳをＩＤＬＥと判断した場合には２
段目フリツプフロツプ１５の出力ＳＴＳ’は第７図Ｃに
示すようにＩＤＬＥにラッチされる，逆に読取指令ＣＲ
Ｓがゲー｝Ｇに到着した時に１段目フリツプフロツプ１
４の出力信号ＳＴＳをＢＵＳＹと判断された場合には２
段目フリツプフロツプ１５の出力ＳＴＳ’は第７図Ｄに
示すようにＢＵＳＹにラッチされる。
でゲートＧが開らかれた時に、１段目フリツプフロツプ
１４の出力信号ＳＴＳをＩＤＬＥと判断した場合には２
段目フリツプフロツプ１５の出力ＳＴＳ’は第７図Ｃに
示すようにＩＤＬＥにラッチされる，逆に読取指令ＣＲ
Ｓがゲー｝Ｇに到着した時に１段目フリツプフロツプ１
４の出力信号ＳＴＳをＢＵＳＹと判断された場合には２
段目フリツプフロツプ１５の出力ＳＴＳ’は第７図Ｄに
示すようにＢＵＳＹにラッチされる。
中央制御系１１がステータス読取指令ＣＲＳを送出した
後、通話路制御系１２からのアンサ信号を読取るまでの
間には第７図に示すように△なる時間遅れがある。
後、通話路制御系１２からのアンサ信号を読取るまでの
間には第７図に示すように△なる時間遅れがある。
この時間遅れ△は中央制御系１１の中で決められた値で
ある。
ある。
第５図に示した場合には先に述べた理由により、この時
間遅れ△がプロセッサＣＣｏ，ＣＣ１によシ若干ずれが
あるため、不整合の原因と々つだ。
間遅れ△がプロセッサＣＣｏ，ＣＣ１によシ若干ずれが
あるため、不整合の原因と々つだ。
しかし、この発明の方式によれば中央制御系１１に返送
するステータス信号は、ステータス読取指令ＣＲＳが２
段目フリツプフロツプ１５にゲート信号として到着した
時点、即ち第７図のタイミングＴ４でステータス信号Ｓ
ＴＳをサンプルして信号ＳＴＳ’としてラッチし、次の
読取りタイミングＴ５の時点まで出力ＳＴＳ’は不変で
ある。
するステータス信号は、ステータス読取指令ＣＲＳが２
段目フリツプフロツプ１５にゲート信号として到着した
時点、即ち第７図のタイミングＴ４でステータス信号Ｓ
ＴＳをサンプルして信号ＳＴＳ’としてラッチし、次の
読取りタイミングＴ５の時点まで出力ＳＴＳ’は不変で
ある。
このためタイミングＴ４から△だけ遅れて情報をサンプ
ルするプロセッサは安定な信号ＳＴＳ’の情報を読取る
。
ルするプロセッサは安定な信号ＳＴＳ’の情報を読取る
。
従って両プロセッサＣＣＯ及びＣＣＩ間でサンプルタイ
ミングにずれが生じていても読取った内容が互に異なる
、いわゆるミスマッチが生じることはない。
ミングにずれが生じていても読取った内容が互に異なる
、いわゆるミスマッチが生じることはない。
先に説明した通り、従来方式によれば最繁時に向うにつ
れ、ミスマッチが増大する傾向にあった。
れ、ミスマッチが増大する傾向にあった。
しかしこの発明の方式を採用することにより最繁時にお
けるミスマッチが無くなるため、交換処理能力を向上す
る上で大きな効果を与えることが可能である。
けるミスマッチが無くなるため、交換処理能力を向上す
る上で大きな効果を与えることが可能である。
交換機のみならず、一般の情報処理装置においても同様
にして、その情報処理装置の処理効率を高くすることが
できる。
にして、その情報処理装置の処理効率を高くすることが
できる。
なお、この発明の方式によると、第７図から明らかなよ
うにタイミングＴ４でステータス信号ＳＴＳをサンプル
した結果、第７図Ｄの場合は出力ＳＴＳ’はＢＵＳＹ表
示を行ない、実際のステータス信号ＳＴＳと波形が異な
ってし捷う。
うにタイミングＴ４でステータス信号ＳＴＳをサンプル
した結果、第７図Ｄの場合は出力ＳＴＳ’はＢＵＳＹ表
示を行ない、実際のステータス信号ＳＴＳと波形が異な
ってし捷う。
しかし次のタイミングＴ５で出力ＳＴＳ’はＩＤＬＥと
なるため、結局ステータス読取りプログラムの１周期分
だけＢＵＳＹ表示時間が延長されたことになるだけであ
択交換処理全体から見た場合に特に問題となることはな
い。
なるため、結局ステータス読取りプログラムの１周期分
だけＢＵＳＹ表示時間が延長されたことになるだけであ
択交換処理全体から見た場合に特に問題となることはな
い。
第１図は電子交換機の信号のルートを示すブロック図、
第２図はステータス信号の例を示す波形図、第３図は従
来のステータス信号の流れを示すブロック図、第４図は
ステータス表示とステータス読取りプログラムとの時間
関係を示すタイムチャート、第５図は両プロセッサ間で
読取情報のミスマッチが発生する原因を示すタイムチャ
ート、第６図は第３図の構成にこの発明を適用した例を
示すブロック図、第７図は第６図の構成におけるステー
タス信号を示すタイムチャートである。 １１・・・中央処理系、１２・・・通話路制御系、１３
・・・負荷端末、１４・・・ステータス信号を作る１段
目フリツプフロツプ、１５・・・ステータス信号を出力
する２段目フリツフフロツフ、ＣＣｏ，ＣＣ１・・・フ
ロセツサ、ＡＢｏ，ＡＢ１・・・アドレスバス、ＷＢＯ
，ＷＢ１・・・アンサバス、ＳＲＤｏ，ＳＲＤｔ・・・
情報送受信器、ＳＣ・・・ネットワーク制御装置。
第２図はステータス信号の例を示す波形図、第３図は従
来のステータス信号の流れを示すブロック図、第４図は
ステータス表示とステータス読取りプログラムとの時間
関係を示すタイムチャート、第５図は両プロセッサ間で
読取情報のミスマッチが発生する原因を示すタイムチャ
ート、第６図は第３図の構成にこの発明を適用した例を
示すブロック図、第７図は第６図の構成におけるステー
タス信号を示すタイムチャートである。 １１・・・中央処理系、１２・・・通話路制御系、１３
・・・負荷端末、１４・・・ステータス信号を作る１段
目フリツプフロツプ、１５・・・ステータス信号を出力
する２段目フリツフフロツフ、ＣＣｏ，ＣＣ１・・・フ
ロセツサ、ＡＢｏ，ＡＢ１・・・アドレスバス、ＷＢＯ
，ＷＢ１・・・アンサバス、ＳＲＤｏ，ＳＲＤｔ・・・
情報送受信器、ＳＣ・・・ネットワーク制御装置。
Claims (1)
- １ 電子交換機において二重化同期運転している２台の
プロセッサと、これに接続される通話路系制御装置との
間におけるその通話路系制御装置のステータス表示信号
を前記プロセッサに返送する方式において、前記通話路
系制御装置に対する起動信号及び動作終了信号によりそ
れぞれセット及びリセット制御される１段目フリツプフ
ロツプとその１段目フリツプフロツプの出力をデータと
して入力し、前記プロセッサからのステータス読取り指
令をゲート入力とする２段目フリツプフロツプと、その
２段目フリツプフロツプの出力を、前記ステータス読取
り指令がゲート入力として到着することに前記通話路系
制御装置のステータス表示信号として前記両プロセッサ
へ返送する手段とを具備する二重化情報処理装置におけ
るステータス情報返送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53151365A JPS587118B2 (ja) | 1978-12-06 | 1978-12-06 | 二重化情報処理装置におけるステ−タス情報返送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53151365A JPS587118B2 (ja) | 1978-12-06 | 1978-12-06 | 二重化情報処理装置におけるステ−タス情報返送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5577293A JPS5577293A (en) | 1980-06-10 |
| JPS587118B2 true JPS587118B2 (ja) | 1983-02-08 |
Family
ID=15516940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53151365A Expired JPS587118B2 (ja) | 1978-12-06 | 1978-12-06 | 二重化情報処理装置におけるステ−タス情報返送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587118B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074859A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | 系間同期方式 |
-
1978
- 1978-12-06 JP JP53151365A patent/JPS587118B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5577293A (en) | 1980-06-10 |
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