JPS5871648A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5871648A JPS5871648A JP56169474A JP16947481A JPS5871648A JP S5871648 A JPS5871648 A JP S5871648A JP 56169474 A JP56169474 A JP 56169474A JP 16947481 A JP16947481 A JP 16947481A JP S5871648 A JPS5871648 A JP S5871648A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- resistance
- film
- silicon layer
- high resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関するものである。
近年のＬＳＩの集積度の向上に伴なって、例えばスタチ
ック塩のメモリー素子等では、セル内の負荷素子に半導
体抵抗素子を用いるようになってきている。プロセス上
の簡易さから首へは、多結晶シリコン層により抵抗素子
を形成するのが盛んであるが、従来のこの種の素子は、
その高い抵抗値の制御という事で素子寸法が大きくなる
という欠点を有していた。
ック塩のメモリー素子等では、セル内の負荷素子に半導
体抵抗素子を用いるようになってきている。プロセス上
の簡易さから首へは、多結晶シリコン層により抵抗素子
を形成するのが盛んであるが、従来のこの種の素子は、
その高い抵抗値の制御という事で素子寸法が大きくなる
という欠点を有していた。
本発明は従来のプロセスの容易さを損う事なく製造で龜
、素子寸法が非常に小さく安定し圧扁抵抗を持つ半導体
抵抗素子を提供するものである。
、素子寸法が非常に小さく安定し圧扁抵抗を持つ半導体
抵抗素子を提供するものである。
本発明は２種類の互いに導電性の異なる不純物を含有す
る多結晶シリコン層で形成され圧扁抵抗素子を含む事會
特像とする半導体装置にある。
る多結晶シリコン層で形成され圧扁抵抗素子を含む事會
特像とする半導体装置にある。
第１図に従来素子の一例を示す。図に於て１．８は両端
の電極となる低抵抗領域であり、２は、高抵抗領域であ
るが、この抵抗素子を多結晶シリコン層ｔベースにして
作製する場合先づ１．鼠３の全領域に低濃度の不純物イ
オンを打ち込んで高抵抗を持った導電性層となし先後、
２０部分をマスクして高濃度の不純物熱拡散により１．
３の低抵抗領域を形成している。ところが、この種の構
造では、１．３．と２が同導電Ｉ！ｌを有してお如、不
純物湊度の違いのみで、高抵抗部と低抵抗部を形成して
いるため、その後の熱工程によ）、ｌ及び３の高濃度領
域から２の低濃度領域への不純物拡散を考えると、安定
し圧扁抵抗値を得る為には、充分な長さのｔが必要にな
ってくる。実際に即して言えば、不純物がリンの場合１
．３からの拡散によるはいり込みが４μｍ、高抵抗部分
が〜４μｍで、合計のｔは少なくとも１２μｍもの長さ
になる。
の電極となる低抵抗領域であり、２は、高抵抗領域であ
るが、この抵抗素子を多結晶シリコン層ｔベースにして
作製する場合先づ１．鼠３の全領域に低濃度の不純物イ
オンを打ち込んで高抵抗を持った導電性層となし先後、
２０部分をマスクして高濃度の不純物熱拡散により１．
３の低抵抗領域を形成している。ところが、この種の構
造では、１．３．と２が同導電Ｉ！ｌを有してお如、不
純物湊度の違いのみで、高抵抗部と低抵抗部を形成して
いるため、その後の熱工程によ）、ｌ及び３の高濃度領
域から２の低濃度領域への不純物拡散を考えると、安定
し圧扁抵抗値を得る為には、充分な長さのｔが必要にな
ってくる。実際に即して言えば、不純物がリンの場合１
．３からの拡散によるはいり込みが４μｍ、高抵抗部分
が〜４μｍで、合計のｔは少なくとも１２μｍもの長さ
になる。
次に本発明の詳細について述べる。
第２図は、本発明の原理による半導体装置の抵抗素子の
構造で、多結晶シリコン層をペースとしている。４．６
は高濃度に例えばリンを注入した低抵抗部であり、５に
は、前記リン濃度を殆んど打ち消す様に高濃度にリンと
は逆の導電性を与える不純物、例えばボロンを注入する
ｔこのとき、５の部分は、２種の不純物が打ち消し合う
が、非常に低濃度ＫＩＪンが不純物として存在する様に
する。
構造で、多結晶シリコン層をペースとしている。４．６
は高濃度に例えばリンを注入した低抵抗部であり、５に
は、前記リン濃度を殆んど打ち消す様に高濃度にリンと
は逆の導電性を与える不純物、例えばボロンを注入する
ｔこのとき、５の部分は、２種の不純物が打ち消し合う
が、非常に低濃度ＫＩＪンが不純物として存在する様に
する。
これはイオン注入という技術を用いれば制御性良く実現
する事が出来る。このようにボロンを高濃度に打ち込む
為と、あらかじめ全領域（４，５，６）にリンが１６１
１度に存在することから、４，６から５への拡散を全く
考慮する必要がなく、Ｌの長さを非常に短かくできる。
する事が出来る。このようにボロンを高濃度に打ち込む
為と、あらかじめ全領域（４，５，６）にリンが１６１
１度に存在することから、４，６から５への拡散を全く
考慮する必要がなく、Ｌの長さを非常に短かくできる。
次に本発明の実施例を図によって説明する。第３図（ａ
）、半導体基板１１に活性領域１２ｔ−形成した後、絶
縁膜１３を介して全面に多結晶シリコン膜１４ｔ−形成
する。その後骸多結晶シリコン膜に導電性を持たせる為
ＫＩＪンのイオン注入をエネルギー１５０ Ｋ−ｖ、ド
ーズ量５Ｘ” ０１Ｂ、、−Ｚで行なって層抵抗値的２
０ Ｋｆｌ／、前後を持たせる。次に第３図（ｂｌ、良
く知られた写真蝕刻技術により、多結晶シリコン層を所
望のパターンに形成してから、第２の不純物であるボロ
ンのイオン注入に備えてマスク窒化膜を３００ＯＡの厚
さに形成し多結晶シリコン層の高抵抗を形成すべき部分
に４μｍ１１度の開口１６に−設ける。その後ボロンの
イオン注入をエネルギー５０Ｋｅｖ、ドーズ量４．８Ｘ
１０ｍで全面に行なう。このとき、Ｂの部分は、開口１
６を通して、ボロンが打ち込まれリンと打ち消し会い１
００ＭΩ／口 前後の層抵抗値となる。第３図（Ｃ１、
その後絶縁膜１７ｔ−形成して、コンタクト穴１８會開
孔してから、アルミ配線電極１９を設は半導体抵抗素子
を完成させる。なお本発明の抵抗素子では、抵抗の両端
部分の層抵抗が従来のものに比べ高目になる事が予想さ
れるが、実際の素子の場合、例えば第４図に示し九スタ
チック型のメモリセルに使用した時この部分の抵抗値は
、全く問題にならない。第４図では２０．２１が本発明
による半導体抵抗素子で、２３．２４がスイッチングト
ランジスタ、２２．２５がトランスファゲートトランジ
スタである。即ち第２図に於て、高抵抗部分として長さ
Ｌの５だけを考えていたものを１長さＬ′の４．５．６
全体として考えればいいわけで、この様な考え方が可能
となったのも本発明の利点の１つである。
）、半導体基板１１に活性領域１２ｔ−形成した後、絶
縁膜１３を介して全面に多結晶シリコン膜１４ｔ−形成
する。その後骸多結晶シリコン膜に導電性を持たせる為
ＫＩＪンのイオン注入をエネルギー１５０ Ｋ−ｖ、ド
ーズ量５Ｘ” ０１Ｂ、、−Ｚで行なって層抵抗値的２
０ Ｋｆｌ／、前後を持たせる。次に第３図（ｂｌ、良
く知られた写真蝕刻技術により、多結晶シリコン層を所
望のパターンに形成してから、第２の不純物であるボロ
ンのイオン注入に備えてマスク窒化膜を３００ＯＡの厚
さに形成し多結晶シリコン層の高抵抗を形成すべき部分
に４μｍ１１度の開口１６に−設ける。その後ボロンの
イオン注入をエネルギー５０Ｋｅｖ、ドーズ量４．８Ｘ
１０ｍで全面に行なう。このとき、Ｂの部分は、開口１
６を通して、ボロンが打ち込まれリンと打ち消し会い１
００ＭΩ／口 前後の層抵抗値となる。第３図（Ｃ１、
その後絶縁膜１７ｔ−形成して、コンタクト穴１８會開
孔してから、アルミ配線電極１９を設は半導体抵抗素子
を完成させる。なお本発明の抵抗素子では、抵抗の両端
部分の層抵抗が従来のものに比べ高目になる事が予想さ
れるが、実際の素子の場合、例えば第４図に示し九スタ
チック型のメモリセルに使用した時この部分の抵抗値は
、全く問題にならない。第４図では２０．２１が本発明
による半導体抵抗素子で、２３．２４がスイッチングト
ランジスタ、２２．２５がトランスファゲートトランジ
スタである。即ち第２図に於て、高抵抗部分として長さ
Ｌの５だけを考えていたものを１長さＬ′の４．５．６
全体として考えればいいわけで、この様な考え方が可能
となったのも本発明の利点の１つである。
以上、本発明に依れば、従来の製法と殆んど変わらない
簡易さで、素子寸法が１７３以下の高抵抗素子を有する
半導体装置を得ることができる。
簡易さで、素子寸法が１７３以下の高抵抗素子を有する
半導体装置を得ることができる。
第１図は従来技術ｔ７ｒ、す概略断面図であり、第２図
は本発明の原理金示す概略断面図である。第３図（ｍｌ
乃至第３図（Ｃ）は本発明の一実施例を工程順に示す断
面図であり第４図は本発明の応用例を示す回路図である
。 尚、図において１・・・・・・低抵抗部、２・・・・・
・高抵抗部、３・・・・・低抵抗部、４・・・・・低抵
抗部、５・・・・・・高抵抗部、６・・・・・・低抵抗
部、１１・・・・・・半導体基板、１２・・・・・・活
性領域、１３・・・・・・絶縁膜、１４・・・・・・多
結晶シリコン層、１５・・・・・・シリコン窒化膜、１
６・・・・・・開口、１７・・・・・・絶縁膜、１８・
・・・・・開口、１９・・・・・・アルミ配線電極、Ａ
・・・・・・低抵抗部、Ｂ・・・・・・高抵抗部、Ｃ・
・・・・・低抵抗部、２０．２１・・・・・・半導体抵
抗素子、２２，２３，２４．２５・・・・・・トランジ
スタである。
は本発明の原理金示す概略断面図である。第３図（ｍｌ
乃至第３図（Ｃ）は本発明の一実施例を工程順に示す断
面図であり第４図は本発明の応用例を示す回路図である
。 尚、図において１・・・・・・低抵抗部、２・・・・・
・高抵抗部、３・・・・・低抵抗部、４・・・・・低抵
抗部、５・・・・・・高抵抗部、６・・・・・・低抵抗
部、１１・・・・・・半導体基板、１２・・・・・・活
性領域、１３・・・・・・絶縁膜、１４・・・・・・多
結晶シリコン層、１５・・・・・・シリコン窒化膜、１
６・・・・・・開口、１７・・・・・・絶縁膜、１８・
・・・・・開口、１９・・・・・・アルミ配線電極、Ａ
・・・・・・低抵抗部、Ｂ・・・・・・高抵抗部、Ｃ・
・・・・・低抵抗部、２０．２１・・・・・・半導体抵
抗素子、２２，２３，２４．２５・・・・・・トランジ
スタである。
Claims (1)
- ２種類の互いに導電性の異なる不純物を含有する多結晶
シリコン層で形成された高抵抗素子を含む事ｔ４１微と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169474A JPS5871648A (ja) | 1981-10-23 | 1981-10-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169474A JPS5871648A (ja) | 1981-10-23 | 1981-10-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871648A true JPS5871648A (ja) | 1983-04-28 |
| JPH0131704B2 JPH0131704B2 (ja) | 1989-06-27 |
Family
ID=15887222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169474A Granted JPS5871648A (ja) | 1981-10-23 | 1981-10-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582465A (ja) * | 1991-09-24 | 1993-04-02 | Victor Co Of Japan Ltd | 半導体装置およびｍｏｓ型ｆｅｔ |
| JP2002016237A (ja) * | 2000-06-27 | 2002-01-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529108A (en) * | 1978-08-23 | 1980-03-01 | Hitachi Ltd | Semiconductor resistance element |
-
1981
- 1981-10-23 JP JP56169474A patent/JPS5871648A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529108A (en) * | 1978-08-23 | 1980-03-01 | Hitachi Ltd | Semiconductor resistance element |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582465A (ja) * | 1991-09-24 | 1993-04-02 | Victor Co Of Japan Ltd | 半導体装置およびｍｏｓ型ｆｅｔ |
| JP2002016237A (ja) * | 2000-06-27 | 2002-01-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131704B2 (ja) | 1989-06-27 |
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