JPS60229373A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60229373A JPS60229373A JP59085625A JP8562584A JPS60229373A JP S60229373 A JPS60229373 A JP S60229373A JP 59085625 A JP59085625 A JP 59085625A JP 8562584 A JP8562584 A JP 8562584A JP S60229373 A JPS60229373 A JP S60229373A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- electrode
- low concentration
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関する。
従来、所謂・やワーＭＯ８ＦＥＴと称せられる半導体装
置は、二重拡散技術を用いてチャンネルが形成されてい
る。而して、デート電極に印加する電圧により動作の制
御を行っている。しかしながら、ペース領域間、すなわ
ちダート絶縁膜の直下のドレイン領域の不純物濃度とペ
ース領域の直下のドレイン領域の不純物濃度は、等しい
。
置は、二重拡散技術を用いてチャンネルが形成されてい
る。而して、デート電極に印加する電圧により動作の制
御を行っている。しかしながら、ペース領域間、すなわ
ちダート絶縁膜の直下のドレイン領域の不純物濃度とペ
ース領域の直下のドレイン領域の不純物濃度は、等しい
。
このため、ｒ−）とドレイン間の帰還容量が大きくなる
。その結果、素子特性を向上できない問題があった。し
かも、基板濃度は、オン抵抗としての１圧を維持するた
め、極端に低減できない制約がある。
。その結果、素子特性を向上できない問題があった。し
かも、基板濃度は、オン抵抗としての１圧を維持するた
め、極端に低減できない制約がある。
本発明は、ダートとドレイン間の帰還容量の低減を図り
、素子特性の向上を達成した半導体装置を提供すること
をその目的とするものである０ 〔発明の概要〕 本発明は、ペース領域間の基板領域に半導体基板よりも
不純物濃度が低い低濃度領域を形成して、ｆ−）とドレ
イン間の帰還容量の低減を図り、素子特性の向上を達成
した半導体装置である。
、素子特性の向上を達成した半導体装置を提供すること
をその目的とするものである０ 〔発明の概要〕 本発明は、ペース領域間の基板領域に半導体基板よりも
不純物濃度が低い低濃度領域を形成して、ｆ−）とドレ
イン間の帰還容量の低減を図り、素子特性の向上を達成
した半導体装置である。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の概略構成を示す断面図で
ある。図中１は、Ｎ導電型の半導体基板である。半導体
基板１の裏面には、所定、の拡散深の高濃度不純物領域
２からなるドレイン領域２が形成されている。ドレイン
領域２の表面には、ドレイン電極３が接続されている。
ある。図中１は、Ｎ導電型の半導体基板である。半導体
基板１の裏面には、所定、の拡散深の高濃度不純物領域
２からなるドレイン領域２が形成されている。ドレイン
領域２の表面には、ドレイン電極３が接続されている。
半導体基板１の主面側の所定領域には、低濃度領域４が
形成されている。低濃度領域４の両側には、Ｐ型不純物
からなるペース領域６，６が所定の拡散深さで形成され
ている。ペース領域６゜６内には、を不純物領域からな
るソース領域７゜７が所定間隔を設けて形成されている
。低濃度領域４上には、ダート絶縁膜８を介して多結晶
シリコン岬からなるダート電極９が形成されている。ダ
ート電極９及びペース領域６，６、ソース領域７，７を
含む半導体基板１の表面には、ＣＶＤ−８１０，膜１０
カ形成すｔｌ’ｃイル。ＣＩＶｒ） −５ｔＯｔ膜１ｏ
には、ペース領域６，６、ｆ−ト電極９に通じるコンタ
クトホール１１．１２が形成されている。こｈらのコン
タクトホールが夫々接続されている。なお、同図中１５
は、フィールド酸化膜である。
形成されている。低濃度領域４の両側には、Ｐ型不純物
からなるペース領域６，６が所定の拡散深さで形成され
ている。ペース領域６゜６内には、を不純物領域からな
るソース領域７゜７が所定間隔を設けて形成されている
。低濃度領域４上には、ダート絶縁膜８を介して多結晶
シリコン岬からなるダート電極９が形成されている。ダ
ート電極９及びペース領域６，６、ソース領域７，７を
含む半導体基板１の表面には、ＣＶＤ−８１０，膜１０
カ形成すｔｌ’ｃイル。ＣＩＶｒ） −５ｔＯｔ膜１ｏ
には、ペース領域６，６、ｆ−ト電極９に通じるコンタ
クトホール１１．１２が形成されている。こｈらのコン
タクトホールが夫々接続されている。なお、同図中１５
は、フィールド酸化膜である。
このように構成された半導体装置２０によれば、ダート
絶縁膜８の直下に低濃度領域４が形成されているので、
ドレインとソース間に所定の電圧を印加すると、低濃度
領域４での空乏層がペース領域６，６の下方の半導体基
板ノの領域よりも広がり易くなる。このため早くシール
ドされｒ−トとドレイン間の帰還容量を減少することが
できる。
絶縁膜８の直下に低濃度領域４が形成されているので、
ドレインとソース間に所定の電圧を印加すると、低濃度
領域４での空乏層がペース領域６，６の下方の半導体基
板ノの領域よりも広がり易くなる。このため早くシール
ドされｒ−トとドレイン間の帰還容量を減少することが
できる。
その結果、素子特性の向上を達成できるものである。な
お、低濃度領域４の形成は、例えば次のようにして行う
ことができる。先ず、第２回内に示す如く、裏面側にド
レイン領域２を形成した半導体基板Ｊの表面に、所定の
膜厚の絶縁膜２ノを形成する。次いで、この絶縁膜２１
にＰ領域６ｄを形成するための窓２２を開口する０ 次に、同図ｔｊ３に示す知く、この窓２２を介してＰ型
不純物の注入を行ってＰ領域６ａを形成した後、熱酸化
を施してＰ領域６ａ上に絶縁膜２３を形成する。次いで
、絶縁膜２ノの低濃度領域形成予定部に対応した部分に
窓２４を開口し、この窓２４を介してボロン２５の注入
を行う。
お、低濃度領域４の形成は、例えば次のようにして行う
ことができる。先ず、第２回内に示す如く、裏面側にド
レイン領域２を形成した半導体基板Ｊの表面に、所定の
膜厚の絶縁膜２ノを形成する。次いで、この絶縁膜２１
にＰ領域６ｄを形成するための窓２２を開口する０ 次に、同図ｔｊ３に示す知く、この窓２２を介してＰ型
不純物の注入を行ってＰ領域６ａを形成した後、熱酸化
を施してＰ領域６ａ上に絶縁膜２３を形成する。次いで
、絶縁膜２ノの低濃度領域形成予定部に対応した部分に
窓２４を開口し、この窓２４を介してボロン２５の注入
を行う。
次に、注入されたボロン２５の不純物拡散を行ない、同
区（Ｃ）に示す如く、半導体基板１内に低濃度領域４を
形成する。次いで、低濃度領域４上にｒ−）絶縁膜８を
形成してから、その表面にｆ−）電極９を形成するため
の多結晶シリコン層２６を形成する。
区（Ｃ）に示す如く、半導体基板１内に低濃度領域４を
形成する。次いで、低濃度領域４上にｒ−）絶縁膜８を
形成してから、その表面にｆ−）電極９を形成するため
の多結晶シリコン層２６を形成する。
然る後、同図（至）に示す如く、周知の写真蝕刻法によ
り多結晶シリコン層２６をノやターニングしてｆ−）電
極９を得る。その後１２０ンイングラによりペース領域
６の形成を行なってから、絶縁膜２ノに窓を開口してＡ
ａ イオンの注入を行ないソース領域７を形成する。次
いで、このようにして得たソースに通じるコンタクトホ
ール１１とダート電極りに通じるコンタクトホール１２
を絶縁膜２１に開口し、このコンタクトホール１１，１
２を介してソースに接続するソース電極１３、ゲート１
１！極９に通じるゲート取出電極１４を形成して半導体
装置２０を得る。
り多結晶シリコン層２６をノやターニングしてｆ−）電
極９を得る。その後１２０ンイングラによりペース領域
６の形成を行なってから、絶縁膜２ノに窓を開口してＡ
ａ イオンの注入を行ないソース領域７を形成する。次
いで、このようにして得たソースに通じるコンタクトホ
ール１１とダート電極りに通じるコンタクトホール１２
を絶縁膜２１に開口し、このコンタクトホール１１，１
２を介してソースに接続するソース電極１３、ゲート１
１！極９に通じるゲート取出電極１４を形成して半導体
装置２０を得る。
以上説明した如く、本発明に係る半導体装置によれば、
ダートとドレイン間の帰還容量の低減を図り、素子特性
を向上させることができるものである。
ダートとドレイン間の帰還容量の低減を図り、素子特性
を向上させることができるものである。
第１図は、本発明の一実施例の概略構成を示す説明図、
第２図（５）乃至同図（Ｄ）は、同実施例の半導体装置
の製造方法を工程順に示す説明図である。 ノ・・・半導体基板、２・・・ドレイン領域、３・・・
ドレイン電極、４・・・低濃度領域、６・・ベース領域
、７・・・ソース領域、８・・・ダート絶縁膜、９・・
・ｒ−ト′ｕＬ極、Ｊ ｏ ・ＣＶＤ−８ｉ Ｏ，膜、
１１．１２−・・コンタクトホール、１３・・・ソース
電葎、１４・・・ゲート取出電極、２−０・・・半導体
装置。 出転入代理人 弁理士 鈴 江 武 彦第１図 第 １１１１′Ｉｌ ζ４ ．２５ ４ ズ２６
第２図（５）乃至同図（Ｄ）は、同実施例の半導体装置
の製造方法を工程順に示す説明図である。 ノ・・・半導体基板、２・・・ドレイン領域、３・・・
ドレイン電極、４・・・低濃度領域、６・・ベース領域
、７・・・ソース領域、８・・・ダート絶縁膜、９・・
・ｒ−ト′ｕＬ極、Ｊ ｏ ・ＣＶＤ−８ｉ Ｏ，膜、
１１．１２−・・コンタクトホール、１３・・・ソース
電葎、１４・・・ゲート取出電極、２−０・・・半導体
装置。 出転入代理人 弁理士 鈴 江 武 彦第１図 第 １１１１′Ｉｌ ζ４ ．２５ ４ ズ２６
Claims (1)
- 一導電型の半導体基板の所定領域に主面から所定の深さ
で形成された低濃度領域と、該低濃度領域を両側から挾
むようにして形成され、前記半導体基板と反対導電型の
ペース領域と、該ペース領域内に形成されたこれと反対
導電型のソース領域と、前記半導体基板の裏面側に形成
さｈたこれと同導％型のドレイン領域と、前記低濃度領
域の表面にダート絶縁膜を介して形成されたダート電極
とを具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085625A JPS60229373A (ja) | 1984-04-27 | 1984-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085625A JPS60229373A (ja) | 1984-04-27 | 1984-04-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229373A true JPS60229373A (ja) | 1985-11-14 |
Family
ID=13864016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085625A Pending JPS60229373A (ja) | 1984-04-27 | 1984-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580123B2 (en) * | 2000-04-04 | 2003-06-17 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
| JP2013239554A (ja) * | 2012-05-15 | 2013-11-28 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-04-27 JP JP59085625A patent/JPS60229373A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580123B2 (en) * | 2000-04-04 | 2003-06-17 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
| JP2013239554A (ja) * | 2012-05-15 | 2013-11-28 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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