JPH03231460A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03231460A JPH03231460A JP2027602A JP2760290A JPH03231460A JP H03231460 A JPH03231460 A JP H03231460A JP 2027602 A JP2027602 A JP 2027602A JP 2760290 A JP2760290 A JP 2760290A JP H03231460 A JPH03231460 A JP H03231460A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にスタティックメモ
リ素子を有する半導体記憶装置に関する。
リ素子を有する半導体記憶装置に関する。
従来の半導体記憶装置は第３図（ａ）、（ｂ）に示すよ
うに、Ｐ型シリコン基板１の上に選択的に設けて素子形
成領域を区画するフィールド酸化膜２と、素子形成領域
の表面に設けたゲート酸化！１１３と、ゲート酸化膜３
を開孔して設けたコンタクトホール４と、ゲート酸化膜
３の上に設けたゲート電極５及びゲート酸化膜３の上に
設けてコンタクトホール４のＰ型シリコン基板１の表面
に設けたＮ型拡散層７と接続するゲート電極５ａと、ゲ
ート電極５，５ａに整合して素子形成領域内に設けたＮ
”型拡散層１０と、ゲート電極５，５ａを含む表面に設
けた酸化シリコン膜１８と、酸化シリコン膜１８を開孔
してＮ１型拡散層１０及びゲート電極５ａの端部を露出
させるコンタクトホール１９と、コンタクトホール１９
のＮ３型拡散層１０及びゲート電極５ａと接続して酸化
シリコン膜１８の上に延在する高抵抗多結晶シリコン膜
からなる高抵抗層４と、高抵抗層４と接続して設けた電
源配置ｉ １４ ａとを有する。
うに、Ｐ型シリコン基板１の上に選択的に設けて素子形
成領域を区画するフィールド酸化膜２と、素子形成領域
の表面に設けたゲート酸化！１１３と、ゲート酸化膜３
を開孔して設けたコンタクトホール４と、ゲート酸化膜
３の上に設けたゲート電極５及びゲート酸化膜３の上に
設けてコンタクトホール４のＰ型シリコン基板１の表面
に設けたＮ型拡散層７と接続するゲート電極５ａと、ゲ
ート電極５，５ａに整合して素子形成領域内に設けたＮ
”型拡散層１０と、ゲート電極５，５ａを含む表面に設
けた酸化シリコン膜１８と、酸化シリコン膜１８を開孔
してＮ１型拡散層１０及びゲート電極５ａの端部を露出
させるコンタクトホール１９と、コンタクトホール１９
のＮ３型拡散層１０及びゲート電極５ａと接続して酸化
シリコン膜１８の上に延在する高抵抗多結晶シリコン膜
からなる高抵抗層４と、高抵抗層４と接続して設けた電
源配置ｉ １４ ａとを有する。
上述した従来の半導体記憶装置は、拡散層及び拡散層に
接続するゲート電極の端部を含んなコンタクトホールを
設け、拡散層及びゲート電極に接続する抵抗層を設けて
いたため、コンタクトホールを開孔するためにフォトレ
ジスト膜の加工及びドライエツチングを用いた微小コン
タクトホールが開孔しにくいという欠点があった。
接続するゲート電極の端部を含んなコンタクトホールを
設け、拡散層及びゲート電極に接続する抵抗層を設けて
いたため、コンタクトホールを開孔するためにフォトレ
ジスト膜の加工及びドライエツチングを用いた微小コン
タクトホールが開孔しにくいという欠点があった。
本発明の半導体記憶装置は、−導電型半導体基板上に設
けたＭＯＳトランジスタと、前記ＭＯＳトランジスタに
接続して負荷素子とする抵抗層とを有する抵抗負荷型の
スタティックメモリ素子を有する半導体記憶装置におい
て、前記ＭＯＳトランジスタのゲート電極に接続して前
記半導体基板に設けた逆導電型の拡散層と、前記ゲート
電極の表面を被覆する第１の絶縁膜と、前記第１の絶縁
膜を含む全面に設けた第２の絶縁膜と、前記第２の絶縁
膜に設けたコンタクトホールの前記拡散層に接続して前
記第２の絶縁膜の上に延在した前記負荷素子用の抵抗層
とを有する。
けたＭＯＳトランジスタと、前記ＭＯＳトランジスタに
接続して負荷素子とする抵抗層とを有する抵抗負荷型の
スタティックメモリ素子を有する半導体記憶装置におい
て、前記ＭＯＳトランジスタのゲート電極に接続して前
記半導体基板に設けた逆導電型の拡散層と、前記ゲート
電極の表面を被覆する第１の絶縁膜と、前記第１の絶縁
膜を含む全面に設けた第２の絶縁膜と、前記第２の絶縁
膜に設けたコンタクトホールの前記拡散層に接続して前
記第２の絶縁膜の上に延在した前記負荷素子用の抵抗層
とを有する。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ＞は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
ます、第１図（ａ）に示すように、Ｐ型シリコン基板１
の上に選択的にフィールド酸化膜２を設けて素子形成領
域を区画し、素子形成領域の表面にゲート酸化膜３を形
成する。次に、ゲート酸化膜を選択的に開孔してコンタ
クトホール４を設け、コンタクトホール４を含む表面に
多結晶シリコン膜を０．３μｍの厚さに堆積し、多結晶
シリコン膜の中にリン原子を導入して多結晶シリコン膜
の導電率を高めると共にコンタクトホール４を介して多
結晶シリコン膜よりＰ型シリコン基板１内表面にリンを
拡散してＮ型拡散層７を形成し、多結晶シリコン膜とオ
ーミックコンタクトを形成し、多結晶シリコン膜の上に
酸化シリコン膜を０．２μｍの厚さに堆積する。次に、
酸化シリコン膜及び多結晶シリコン膜を選択的に順次エ
ツチングしてゲート電極５及びＮ型拡散層７と接続した
多結晶シリコン膜からなるゲート電極５ａ及びゲート電
極５，５ａ上にゲート電極５，５ａのパターンに整合し
た酸化シリコン膜６を形成する。
の上に選択的にフィールド酸化膜２を設けて素子形成領
域を区画し、素子形成領域の表面にゲート酸化膜３を形
成する。次に、ゲート酸化膜を選択的に開孔してコンタ
クトホール４を設け、コンタクトホール４を含む表面に
多結晶シリコン膜を０．３μｍの厚さに堆積し、多結晶
シリコン膜の中にリン原子を導入して多結晶シリコン膜
の導電率を高めると共にコンタクトホール４を介して多
結晶シリコン膜よりＰ型シリコン基板１内表面にリンを
拡散してＮ型拡散層７を形成し、多結晶シリコン膜とオ
ーミックコンタクトを形成し、多結晶シリコン膜の上に
酸化シリコン膜を０．２μｍの厚さに堆積する。次に、
酸化シリコン膜及び多結晶シリコン膜を選択的に順次エ
ツチングしてゲート電極５及びＮ型拡散層７と接続した
多結晶シリコン膜からなるゲート電極５ａ及びゲート電
極５，５ａ上にゲート電極５，５ａのパターンに整合し
た酸化シリコン膜６を形成する。
次に、ゲート電極５，５ａ及び酸化シリコン膜６をマス
クとしてリンイオンを加速エネルギー４０ｋｅＶ、ドー
ズ量１×１０１３ＣＩＩ−２ノ条件ティオン注入し、Ｎ
型拡散層７と接続するＮ−型拡散層８を形成する。
クとしてリンイオンを加速エネルギー４０ｋｅＶ、ドー
ズ量１×１０１３ＣＩＩ−２ノ条件ティオン注入し、Ｎ
型拡散層７と接続するＮ−型拡散層８を形成する。
次に、第１図＜ｂ＞に示すように、全面に酸化シリコン
Ｍ９を０．３μｍの厚さに堆積する。
Ｍ９を０．３μｍの厚さに堆積する。
次に、第１図（ｃ）に示すように、異方性プラズマエツ
チングにより酸化シリコン膜９の膜厚分だけエッチバッ
クしてゲート電極５の側面にのみ酸化シリコン膜９を残
して側壁部９ａを形成する。次に、ゲート電極及び側壁
部９ａをマスクとしてヒ素原子を加速エネルギー７０ｋ
ｅＶ、ドーズ量５ Ｘ Ｉ Ｑ １５ｃｖ−２の条件で
イオン注入し、Ｎ＋型型数散層１０形成する。
チングにより酸化シリコン膜９の膜厚分だけエッチバッ
クしてゲート電極５の側面にのみ酸化シリコン膜９を残
して側壁部９ａを形成する。次に、ゲート電極及び側壁
部９ａをマスクとしてヒ素原子を加速エネルギー７０ｋ
ｅＶ、ドーズ量５ Ｘ Ｉ Ｑ １５ｃｖ−２の条件で
イオン注入し、Ｎ＋型型数散層１０形成する。
次に、第１図（ｄ）に示すように、全面に酸化シリコン
膜１１を０．２μｍの厚さに堆積し、フォトレジスト膜
１２を塗布してパターニングし、フォトレジスト膜１２
をマスクとして酸化シリコン膜１１のみをバッフアート
弗酸によりエツチングして除去しコンタクトホール１３
を形成する。
膜１１を０．２μｍの厚さに堆積し、フォトレジスト膜
１２を塗布してパターニングし、フォトレジスト膜１２
をマスクとして酸化シリコン膜１１のみをバッフアート
弗酸によりエツチングして除去しコンタクトホール１３
を形成する。
次に、第１図（ｅ）に示すように、フォトレジスト膜１
２を除去した後、コンタクトホール１３を含む表面に高
抵抗多結晶シリコン膜を０． １μｍの厚さに堆積して
、これを選択的にエツチングして高抵抗層１４を形成す
ると共に高抵抗多結晶シリコン膜の一部にリン原子を選
択的にイオン注入して高抵抗層１４に接続する電源配線
１４ａを形成する。
２を除去した後、コンタクトホール１３を含む表面に高
抵抗多結晶シリコン膜を０． １μｍの厚さに堆積して
、これを選択的にエツチングして高抵抗層１４を形成す
ると共に高抵抗多結晶シリコン膜の一部にリン原子を選
択的にイオン注入して高抵抗層１４に接続する電源配線
１４ａを形成する。
次に、第１図（ｆ）に示すように、高抵抗層１４及び電
源配線１４ａを含む表面に眉間絶縁膜１５を１μｍの厚
さに堆積し、これを選択的にエツチングしてコンタクト
ホール１６を形成する。
源配線１４ａを含む表面に眉間絶縁膜１５を１μｍの厚
さに堆積し、これを選択的にエツチングしてコンタクト
ホール１６を形成する。
次にコンタクトホール１６を含む表面にアルミニウム層
を堆積して選択的にエツチングし、Ｎ＋型型数散層１０
接続するデイジット線１７を設ける。
を堆積して選択的にエツチングし、Ｎ＋型型数散層１０
接続するデイジット線１７を設ける。
第２図は第１図（ｆ）の平面図である。但し、デイジッ
ト線１７は図を簡略化するなめ省略している。
ト線１７は図を簡略化するなめ省略している。
以上説明したように本発明は抵抗負荷型のスタティック
メモリ素子を有する半導体記憶装置において、電源配線
層より高抵抗素子を介してセル・フリップフロップのノ
ート電極へ接続するコンタクトホールが高抵抗素子を負
荷とするトランジスタのゲート電極と接続してセルノー
ド電極を構成している拡散層の表面に開孔され、高抵抗
素子は拡散層を介在させてゲート電極と接続することに
より、コンタク１〜ホール形成用のフォトＬ・シスト膜
の加工においてゲート電極の目合せマージンを気にする
ことなく、また、従来は使用されていなかった下地配線
層間の拡散層領域を利用することかできるため、セルサ
イズを縮小することができる。高抵抗層についても、電
源配線部からより遠いところでセルノード電極へのコン
タクトをとることにより、より高抵抗にすることができ
、より高密度で低消費電力のスタティックメモリ素子を
有する半導体記憶装置を実現することができる。
メモリ素子を有する半導体記憶装置において、電源配線
層より高抵抗素子を介してセル・フリップフロップのノ
ート電極へ接続するコンタクトホールが高抵抗素子を負
荷とするトランジスタのゲート電極と接続してセルノー
ド電極を構成している拡散層の表面に開孔され、高抵抗
素子は拡散層を介在させてゲート電極と接続することに
より、コンタク１〜ホール形成用のフォトＬ・シスト膜
の加工においてゲート電極の目合せマージンを気にする
ことなく、また、従来は使用されていなかった下地配線
層間の拡散層領域を利用することかできるため、セルサ
イズを縮小することができる。高抵抗層についても、電
源配線部からより遠いところでセルノード電極へのコン
タクトをとることにより、より高抵抗にすることができ
、より高密度で低消費電力のスタティックメモリ素子を
有する半導体記憶装置を実現することができる。
なお、多結晶シリコン膜の代りにポリサイド層を用いて
も良い。
も良い。
第１図（ａ）〜（’ｆ）は本発明の一実施例の製造方法
を説明するための工程順に示した半導体チップの平面図
、第２図は第１図（ｆ＞の平面図、第３図（ａ＞、（ｂ
）は従来の半導体記憶装置の平面図及びＡ−Ａ′線断面
図である。 １・・Ｐ型シリコン基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・コンタクトホール、５
．５ａ・・・ゲート電極、６・・・酸化シリコン膜、７
・・・Ｎ型拡散層、８・・・Ｎ−型拡散層、９・・・酸
化シリコン膜、９ａ・・・側壁部、１ｏ・・・Ｎ＋型型
数散層１１・・・酸化シリコン膜、１２・・・フォトレ
ジスト膜、１３・・・コンタクトホール、１４・・・高
抵抗層、１４ａ電源配線、１５・・・層間絶縁膜、１６
・・・コンタクトホール、１７・・・デイジット線、１
８−、、酸化シリコン膜、１９・・・コンタクトホール
。
を説明するための工程順に示した半導体チップの平面図
、第２図は第１図（ｆ＞の平面図、第３図（ａ＞、（ｂ
）は従来の半導体記憶装置の平面図及びＡ−Ａ′線断面
図である。 １・・Ｐ型シリコン基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・コンタクトホール、５
．５ａ・・・ゲート電極、６・・・酸化シリコン膜、７
・・・Ｎ型拡散層、８・・・Ｎ−型拡散層、９・・・酸
化シリコン膜、９ａ・・・側壁部、１ｏ・・・Ｎ＋型型
数散層１１・・・酸化シリコン膜、１２・・・フォトレ
ジスト膜、１３・・・コンタクトホール、１４・・・高
抵抗層、１４ａ電源配線、１５・・・層間絶縁膜、１６
・・・コンタクトホール、１７・・・デイジット線、１
８−、、酸化シリコン膜、１９・・・コンタクトホール
。
Claims (1)
- 一導電型半導体基板上に設けたＭＯＳトランジスタと、
前記ＭＯＳトランジスタに接続して負荷素子とする抵抗
層とを有する抵抗負荷型のスタティックメモリ素子を有
する半導体記憶装置において、前記ＭＯＳトランジスタ
のゲート電極に接続して前記半導体基板に設けた逆導電
型の拡散層と、前記ゲート電極の表面を被覆する第１の
絶縁膜と、前記第１の絶縁膜を含む全面に設けた第２の
絶縁膜と、前記第２の絶縁膜に設けたコンタクトホール
の前記拡散層に接続して前記第２の絶縁膜の上に延在し
た前記負荷素子用の抵抗層とを有することを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027602A JPH03231460A (ja) | 1990-02-06 | 1990-02-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027602A JPH03231460A (ja) | 1990-02-06 | 1990-02-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03231460A true JPH03231460A (ja) | 1991-10-15 |
Family
ID=12225474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027602A Pending JPH03231460A (ja) | 1990-02-06 | 1990-02-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03231460A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19622431A1 (de) * | 1995-12-07 | 1997-06-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zum Herstellen derselben |
| JP2009081377A (ja) * | 2007-09-27 | 2009-04-16 | Elpida Memory Inc | 半導体装置 |
| CN101752300B (zh) | 2008-12-17 | 2012-04-11 | 中国科学院微电子研究所 | 一种制备过孔的方法 |
-
1990
- 1990-02-06 JP JP2027602A patent/JPH03231460A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19622431A1 (de) * | 1995-12-07 | 1997-06-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zum Herstellen derselben |
| JP2009081377A (ja) * | 2007-09-27 | 2009-04-16 | Elpida Memory Inc | 半導体装置 |
| CN101752300B (zh) | 2008-12-17 | 2012-04-11 | 中国科学院微电子研究所 | 一种制备过孔的方法 |
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