JPS5872238A - プロセスコントロ−ラの入出力制御装置 - Google Patents
プロセスコントロ−ラの入出力制御装置Info
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- JPS5872238A JPS5872238A JP56169974A JP16997481A JPS5872238A JP S5872238 A JPS5872238 A JP S5872238A JP 56169974 A JP56169974 A JP 56169974A JP 16997481 A JP16997481 A JP 16997481A JP S5872238 A JPS5872238 A JP S5872238A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 技術分野の説明
本発明はプロセスコントローラとプロセス入出力装置の
間に位置し、両者の間のデータの授受をシリアル伝送化
して、入出力制御をプロセスコントロー９に代って行ウ
フロセスコントロ−ラの入出力制御装置に関する。
間に位置し、両者の間のデータの授受をシリアル伝送化
して、入出力制御をプロセスコントロー９に代って行ウ
フロセスコントロ−ラの入出力制御装置に関する。
（ｂ） 従来技術の説明
プロセスコントローラ（以下ＰＣと略す）には、その制
御対象となるプロセスとのインターフェースを行う各種
のプロセス入出力装置が接続される。それらの中にはデ
ィジタルの入出力装置やアナログの入出力装置がある。
御対象となるプロセスとのインターフェースを行う各種
のプロセス入出力装置が接続される。それらの中にはデ
ィジタルの入出力装置やアナログの入出力装置がある。
従来、これらプロセス入出力装置の制御はＰＣが直接行
っていたが、この場合制御対象ＩフロセスとＰＣが距離
的に離れている場合には大量の接続ケーブルのひきまわ
し、布設が問題とな）がちであった、そこで、入出力デ
ータを僅かな伝送線を介して、一旦対象プロセスの近傍
へ伝送して、そこで対象プロセスと接続を行ういわゆる
入出力のリモート化が必要とされている。
っていたが、この場合制御対象ＩフロセスとＰＣが距離
的に離れている場合には大量の接続ケーブルのひきまわ
し、布設が問題とな）がちであった、そこで、入出力デ
ータを僅かな伝送線を介して、一旦対象プロセスの近傍
へ伝送して、そこで対象プロセスと接続を行ういわゆる
入出力のリモート化が必要とされている。
この場合、プロセスコントロールの観点からは、入出力
データの応答性や、データの信頼性が強く求められる為
、従来の汎用的な通信制御のハードウェアやソフトウェ
アを流用することは、ハードウェア構成のコスト、入出
力データの応答速度、データの信頼性婢々の点から好ま
しくない。
データの応答性や、データの信頼性が強く求められる為
、従来の汎用的な通信制御のハードウェアやソフトウェ
アを流用することは、ハードウェア構成のコスト、入出
力データの応答速度、データの信頼性婢々の点から好ま
しくない。
一方、上記した様な要請忙対応して多数の分散化された
コントローラ間や入出力装置間を高速の伝送線で結合す
る制御用データ伝送装置が考案されてきているが、伝送
距離、伝送速度、構成規模及びコスト勢の点で、比較的
小規模の制御用途には適合し得ない場合が多い。
コントローラ間や入出力装置間を高速の伝送線で結合す
る制御用データ伝送装置が考案されてきているが、伝送
距離、伝送速度、構成規模及びコスト勢の点で、比較的
小規模の制御用途には適合し得ない場合が多い。
（Ｃ） 発明の目的
本発明は上記の様な事情に基づいてなされたものであり
、プロセスコントローラの入出力制御装置として機能し
、シリアル伝送線を用いてプロセス入出力装置のリモー
ト化を効率良く、且つ安価に実現する事を目的とするも
のである。
、プロセスコントローラの入出力制御装置として機能し
、シリアル伝送線を用いてプロセス入出力装置のリモー
ト化を効率良く、且つ安価に実現する事を目的とするも
のである。
（ｄ） 発明の構成
第１図のブロック図に基づき、本発明のプロセスコント
ローラの入出力制御装置の構成忙ついて説明する。
ローラの入出力制御装置の構成忙ついて説明する。
同図に於て１はプロセスコントローラの中央処理装置部
（以下ＣＰＵと記す）を表わし、データバス５を介して
本人出力制御装置２（破線内）に結合される。入出力制
御装置２は送受１組のシリアル伝送ライン６１Ｃより距
離的に隔ったリモート化されたプロセス入出力装置３と
結合されており、４はプロセスコントローラが最終的に
入出力を行う制御対象プロセスを包括的に表現している
もので、具体的には、プロセスの入力であるスイッチや
検出器、或いはプロセスを駆動するアクチュエータ或い
は、オペレータとのインターフェースを行う表示器や操
作スイッチ−等がこれに当る。
（以下ＣＰＵと記す）を表わし、データバス５を介して
本人出力制御装置２（破線内）に結合される。入出力制
御装置２は送受１組のシリアル伝送ライン６１Ｃより距
離的に隔ったリモート化されたプロセス入出力装置３と
結合されており、４はプロセスコントローラが最終的に
入出力を行う制御対象プロセスを包括的に表現している
もので、具体的には、プロセスの入力であるスイッチや
検出器、或いはプロセスを駆動するアクチュエータ或い
は、オペレータとのインターフェースを行う表示器や操
作スイッチ−等がこれに当る。
次に破線のブロック部の内部構成てついて述べると、１
１は、プロセスコントローラのＣＰＵ１がプロセスへ出
力すべきデータを書込む事が出来る出力データメモリで
あり、ｔた％ １２は同じ（’ＣＰＵＩがプロセス入力
データをそこから読出すことが出来る入力データ・メモ
リである。ヒれら１ｓ 、 ｔ ｚＦｉいづれも一群の
プロセス信号を保持すゐデータメモリであり、ＣＰＵＩ
とはデータバス５を介して結合されす、１３はシリアル
伝送インターフェース部であ秒、電気信号のインターフ
ェース部と直並列変換回路とより構成される。１４は、
前記出力データメモリ１１及び入力データメモリ１２と
シリアル伝送インターフェース部１３との間の情報の交
換並びにシリアル伝送インターフェース部１３が行う送
受信の動作を制御する送受信制御部である。
１は、プロセスコントローラのＣＰＵ１がプロセスへ出
力すべきデータを書込む事が出来る出力データメモリで
あり、ｔた％ １２は同じ（’ＣＰＵＩがプロセス入力
データをそこから読出すことが出来る入力データ・メモ
リである。ヒれら１ｓ 、 ｔ ｚＦｉいづれも一群の
プロセス信号を保持すゐデータメモリであり、ＣＰＵＩ
とはデータバス５を介して結合されす、１３はシリアル
伝送インターフェース部であ秒、電気信号のインターフ
ェース部と直並列変換回路とより構成される。１４は、
前記出力データメモリ１１及び入力データメモリ１２と
シリアル伝送インターフェース部１３との間の情報の交
換並びにシリアル伝送インターフェース部１３が行う送
受信の動作を制御する送受信制御部である。
（ｅ） 発明の作用
次に本発明のプロセスコントローラの入出力制御装置２
の動作について述べる。
の動作について述べる。
出力データメモリ１１には多数のプロセス出力情報が、
入力データメモリ１２にも多数のプロセス入力情報が保
持されるが、リモート化されたプロセス入出力装置３と
の間の情報交換に於ては、その情報交換の単位を、一定
長例えば８或は１６バイト等のデータブロックとする。
入力データメモリ１２にも多数のプロセス入力情報が保
持されるが、リモート化されたプロセス入出力装置３と
の間の情報交換に於ては、その情報交換の単位を、一定
長例えば８或は１６バイト等のデータブロックとする。
送受信制御部１４は、このブロックを単位としてｓｇ２
図の如き順序で送受信を制御する。
図の如き順序で送受信を制御する。
第２図に於て（Ｉ）はプロセスコントローラの入出力制
御装置２からプロセス入出力装置３へ送信される情報、
（ＩＩ）はプロセス入出力装置３からプロセスコントロ
ーラの入出力制御装置２が受信する情報を示す。同図中
Ｃは送受信制御部１４が一定周期毎にプロセス入出力装
置３へ発する交信開始指令であり、これＫより一回分の
プロセス入出力データの更新を開始する。０１゜０２．
０３は出力データメモリ１１の内容をブロック単位毎に
分割したプロセス出力データを表わし、またＩ １ 、
Ｉ２．Ｉ３はプロセス入出力装置３より受信するブロッ
ク単位のプロセス入力データである。
御装置２からプロセス入出力装置３へ送信される情報、
（ＩＩ）はプロセス入出力装置３からプロセスコントロ
ーラの入出力制御装置２が受信する情報を示す。同図中
Ｃは送受信制御部１４が一定周期毎にプロセス入出力装
置３へ発する交信開始指令であり、これＫより一回分の
プロセス入出力データの更新を開始する。０１゜０２．
０３は出力データメモリ１１の内容をブロック単位毎に
分割したプロセス出力データを表わし、またＩ １ 、
Ｉ２．Ｉ３はプロセス入出力装置３より受信するブロッ
ク単位のプロセス入力データである。
ここでＩｆ、Ｉ２．Ｉ３及び０１，０２，０３は第３図
に示すフォーマットを有し、Ｎはブロック化されたデー
タの番号、Ｄは１ブロック分のデータ群、Ｋはチェック
用情報である。
に示すフォーマットを有し、Ｎはブロック化されたデー
タの番号、Ｄは１ブロック分のデータ群、Ｋはチェック
用情報である。
手から受取ったデータに対して行ったエラーチェックに
基づく応答情報を示す。
基づく応答情報を示す。
第４図を用いて、送受信制御部１４０制御動作を説明す
る。
る。
先ず糖４図（ａ）では前記交信開始指令Ｃを送信させた
後、出力データメモリ１１の最初の１ブロック分のデー
タを、第３図のフォーマットに変換し、シリアル伝送イ
ンターフェース部１３へ順次送出する。１ブロック分の
送信が終了するとプロセス入出力装置３の送信応答情報
を待ち、肯定応答があると次のブロックのデータを同様
に送出し、否定応答があると同じデータを送出する。か
くして、全ブロックを送信し終ると、１回分の、出力デ
ータの更新を完了する。
後、出力データメモリ１１の最初の１ブロック分のデー
タを、第３図のフォーマットに変換し、シリアル伝送イ
ンターフェース部１３へ順次送出する。１ブロック分の
送信が終了するとプロセス入出力装置３の送信応答情報
を待ち、肯定応答があると次のブロックのデータを同様
に送出し、否定応答があると同じデータを送出する。か
くして、全ブロックを送信し終ると、１回分の、出力デ
ータの更新を完了する。
一方、第４図（ｂ）では、交信開始指令Ｃに従ってプロ
セス入出力装置３より最初のブロックの入力データが受
信される。エラーチェックを行い正常であれば、このブ
ロックのデータを入力データメモリ１２の所定エリヤ尤
格納する。逆に異常で転れば否定応答をプロセス入出力
装置３へ受信応答情報として返送する。この返送は前記
第４図（ａ）に於ける１つのブロックのデータ送信後に
行われる。肯定応答をプロセス入出力装置３が受は取ふ
と次のブロックを送り、否定応答を受は取ると同じブロ
ックを送るものと宇める。かくして入力データメモリ１
２のエリヤ分の全ブロックのデータの受信を完了し、入
力データの更新がなされる。
セス入出力装置３より最初のブロックの入力データが受
信される。エラーチェックを行い正常であれば、このブ
ロックのデータを入力データメモリ１２の所定エリヤ尤
格納する。逆に異常で転れば否定応答をプロセス入出力
装置３へ受信応答情報として返送する。この返送は前記
第４図（ａ）に於ける１つのブロックのデータ送信後に
行われる。肯定応答をプロセス入出力装置３が受は取ふ
と次のブロックを送り、否定応答を受は取ると同じブロ
ックを送るものと宇める。かくして入力データメモリ１
２のエリヤ分の全ブロックのデータの受信を完了し、入
力データの更新がなされる。
尚以上の説明に於ては、プロセス入出力装置３の具体的
構成については触れなかったが、前ｌｅしたプロセスコ
ントローラの入出力制御装置２の動作並びに情報交換手
順の説明により、シリアル伝送インターフェースと、こ
れを制御するマイクロプロセッサ等の制御部とプロセス
入出力インターフェース部とにより容易に構成すること
ができる。
構成については触れなかったが、前ｌｅしたプロセスコ
ントローラの入出力制御装置２の動作並びに情報交換手
順の説明により、シリアル伝送インターフェースと、こ
れを制御するマイクロプロセッサ等の制御部とプロセス
入出力インターフェース部とにより容易に構成すること
ができる。
（ｆ）１発明の効果
以上、述べた本発明のプロセスコントローラの入出力制
御装置２によれば、ＰＣはプロセス入出力装置３がリモ
ート化されているにも拘ら ４゜ず、単に、入出力制御
装＠２内のプロセス出力及びプロセス人力に対応するメ
モリに書込斌は読出を行うのみで入出力を行うことがで
き、リモート化の為の伝送ライン６は一般的な非同期直
列伝送ラインで良く、伝送ライン６上では、前記した様
に、同一固定ブロックを単位として入出力情報が同期し
て交換される為伝送効率が良く、プロセス入出力で要求
される応答速度の確保に優れ、また、一方的な情報のや
りとりではなく、応答信号に基−４づくエラーブロック
の繰り返しによる集中的な伝送が行われると共に、一定
周期で全プロセス入出力データが更新されるのでデータ
の信頼性が確保される。またＰＣのＣＰＵの下位にあっ
て入出力制御装置としてプロセス入出力のリモート化に
係る制御動作の一切を行うことでＣＰＵの負荷にならな
い１等々の利点を有し、実゛現に当っても極めて簡便表
構成の為、安価なプロセスコントローラの入出力制御装
置を提供することができる。
御装置２によれば、ＰＣはプロセス入出力装置３がリモ
ート化されているにも拘ら ４゜ず、単に、入出力制御
装＠２内のプロセス出力及びプロセス人力に対応するメ
モリに書込斌は読出を行うのみで入出力を行うことがで
き、リモート化の為の伝送ライン６は一般的な非同期直
列伝送ラインで良く、伝送ライン６上では、前記した様
に、同一固定ブロックを単位として入出力情報が同期し
て交換される為伝送効率が良く、プロセス入出力で要求
される応答速度の確保に優れ、また、一方的な情報のや
りとりではなく、応答信号に基−４づくエラーブロック
の繰り返しによる集中的な伝送が行われると共に、一定
周期で全プロセス入出力データが更新されるのでデータ
の信頼性が確保される。またＰＣのＣＰＵの下位にあっ
て入出力制御装置としてプロセス入出力のリモート化に
係る制御動作の一切を行うことでＣＰＵの負荷にならな
い１等々の利点を有し、実゛現に当っても極めて簡便表
構成の為、安価なプロセスコントローラの入出力制御装
置を提供することができる。
第１図は本発明の入出力制御装置２の構成を説明す石ブ
ロツク図、第２図は本発明の入出力制御装量の特に送受
信制御動作の説明図、第３図は入出力データブロックの
フォーマットの説明図、第４図は入出力制御装置２の動
作を説明するフローチャートである。 １・・・・プロセスコントローラの中央処理装置（ＣＰ
Ｕ）２・・・・プロセスコントローラの入出力制御装置
３・・・・プロセス入出力装置 ４・・・・制御対象プロ上２ ５・・・・データバス ６・・・・シリアル伝送ライン １１・・・出力データメモリ １２・・・入゛カデータメモリ １３川シリアル伝送インタ一フエース部１４・・・送受
信制御部 （７３１７） 代理人 弁理士 則 近 憲 佑 （ほ
か１名）第１図 第２図 第３図 Ｎ Ｚ） Ｋ第 ４ （ｏＬ） （ｂＪ
ロツク図、第２図は本発明の入出力制御装量の特に送受
信制御動作の説明図、第３図は入出力データブロックの
フォーマットの説明図、第４図は入出力制御装置２の動
作を説明するフローチャートである。 １・・・・プロセスコントローラの中央処理装置（ＣＰ
Ｕ）２・・・・プロセスコントローラの入出力制御装置
３・・・・プロセス入出力装置 ４・・・・制御対象プロ上２ ５・・・・データバス ６・・・・シリアル伝送ライン １１・・・出力データメモリ １２・・・入゛カデータメモリ １３川シリアル伝送インタ一フエース部１４・・・送受
信制御部 （７３１７） 代理人 弁理士 則 近 憲 佑 （ほ
か１名）第１図 第２図 第３図 Ｎ Ｚ） Ｋ第 ４ （ｏＬ） （ｂＪ
Claims (1)
- ７’ ａ ４スコントローラの中央処理装置（ＣＰＵ）
と入出力データバスを介して入出力データを授受しリモ
ート化されたプロセス入出力装置との間で腋入出力デー
タをシリアル伝送するプロセスコントローラの入出力制
御装置に於て、一群のプロセス入力データ及びプロセス
出力データに対応して該プロセスコントローラが読出し
及び書込みが可能な入力データメモリと、出力データメ
モリと、該プロセス入出力装置とシリアル伝送ラインで
結合し該入出力データをシリアル伝送するシリアル伝送
インターフェース部を具備し、該出力データメモリの一
群の出力データを所定のバイト数の複数個のデータブロ
ックに分割してブロック毎に順次周期的に繰り返して送
信し、同時に該プロセス入出力装置から該所定のバイト
数に分割され複数のデータブロックから成る入力データ
がブロック毎に順次周期的に送信され、これを受信して
皺入力データを該入力データメモリに格納し、一つのデ
ータブロックの該入力データを受信中る毎にこれに対す
る受信応答情報を一つのデータブロックの核出力データ
の送信完了毎に送信し、また骸一つのデータブロックの
紋出力データの送信毎にこれに対する送信応答情報が該
プロセス入出力装置から送信され該送信応答情報を受信
して次に送信する出力データの条件とし、該入力データ
と蚊出カデータの該プロセス入出力装置との授受を誼デ
ータブロックを単位として互いに同期して行う様に制御
する送受信制御部を具備して構成したことヲ特徴とする
プロセスコントローラの入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169974A JPS5872238A (ja) | 1981-10-26 | 1981-10-26 | プロセスコントロ−ラの入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169974A JPS5872238A (ja) | 1981-10-26 | 1981-10-26 | プロセスコントロ−ラの入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5872238A true JPS5872238A (ja) | 1983-04-30 |
Family
ID=15896252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169974A Pending JPS5872238A (ja) | 1981-10-26 | 1981-10-26 | プロセスコントロ−ラの入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5872238A (ja) |
-
1981
- 1981-10-26 JP JP56169974A patent/JPS5872238A/ja active Pending
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