JPS5872263A - デ−タ訂正装置 - Google Patents
デ−タ訂正装置Info
- Publication number
- JPS5872263A JPS5872263A JP56171846A JP17184681A JPS5872263A JP S5872263 A JPS5872263 A JP S5872263A JP 56171846 A JP56171846 A JP 56171846A JP 17184681 A JP17184681 A JP 17184681A JP S5872263 A JPS5872263 A JP S5872263A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- counting
- data
- control device
- polynorminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ訂正装置に係り、特に、計算機システム
の磁気ディスク記憶装置に設備されるＥｏ ０ （ｅｒ
ｒｏｒ ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ ）データ訂
正装置の回路構成を簡略化してなる改良されたデータ訂
正装置に関する。
の磁気ディスク記憶装置に設備されるＥｏ ０ （ｅｒ
ｒｏｒ ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ ）データ訂
正装置の回路構成を簡略化してなる改良されたデータ訂
正装置に関する。
従来、計算機システムの磁気ディスク記憶装置１こ１け
られるデータ訂正装置には、ＥＣＣ訂正方式が広く使用
されている。このＥＣＣ訂正方式は記優媒体への書き込
み時にデータの他に“ＥＣＣ”と呼ばれる符号を同時に
書き込む方式であり、このＢＯＯは書き込才れたデータ
より１生成多項弐２と呼ばれる数式によって生成される
から、 Ｅｏ。
られるデータ訂正装置には、ＥＣＣ訂正方式が広く使用
されている。このＥＣＣ訂正方式は記優媒体への書き込
み時にデータの他に“ＥＣＣ”と呼ばれる符号を同時に
書き込む方式であり、このＢＯＯは書き込才れたデータ
より１生成多項弐２と呼ばれる数式によって生成される
から、 Ｅｏ。
をデータ読み取り時にデータと共に読み込んでデータと
照合して検査を行なうものである。しかして、この検査
はＥＣＣの算出の際に使用された生成多項式の演算によ
って行なわれ、この生成多項式の数式は除算に相当して
いる。
照合して検査を行なうものである。しかして、この検査
はＥＣＣの算出の際に使用された生成多項式の演算によ
って行なわれ、この生成多項式の数式は除算に相当して
いる。
第１図は上記生成多項式を実現する演算を行なう演算装
置の従来例を示すブロック構成図である。
置の従来例を示すブロック構成図である。
第１図において、ｌは１ビツトの記憶素子、２は排他的
論理和演算素子であり、各記憶素子ｌ及び演算素子２は
信号線３によって接続されて循環シフトレジスタをなす
演算装置５を形成している。
論理和演算素子であり、各記憶素子ｌ及び演算素子２は
信号線３によって接続されて循環シフトレジスタをなす
演算装置５を形成している。
４はデータ読出部（図示しない）よりデータが送られて
くる際に使用される入力信号線である。演算装置５の各
記憶素子１は同一のクロックによつて制御され、また、
１つの演算を多数回のシフトによって行なうものである
。例えば、１０２４バイトのデータに対して１１ビツト
迄の誤りを検出し、４ビツト迄の誤りを訂正する能力を
持つ装置としては、生成多項式の演算を完了するために
シフト回数を約１６万回必要とするものである。一方、
誤り訂正可能はこの生成多項式の演算の過程において、
演算装置５の各記憶素子１が特定の状態（Ａ４−ｌ６４
７がすべて零）になることによって検出され得る。第２
図は上記従来例のＥＯＯデータ訂正方式によるＥＣＣデ
ータ訂正装置を示すブロック構成図である。第２図にお
いて、５は第１図に示す演算装置、６は制御装置、７は
制御装置６から演算クロックを演算装置５に供給する信
号線、８は制御装置６から置数用数値を計数装置９に供
給する母線で、この計数装置９は制御装置６からの演算
クロックを受けて計数を行なう。１０は演算の終了検出
装置、ｌｌは計数装置９の内容信号を終了検出装置１０
に供給する母線、１２は終了検出装置１１１０が検出し
た終了信号を制御装置６に供給する信号線である。１３
は誤り訂正可能検出装置、１４は演算装置５め内容□信
号を誤り訂正可能検出装置１３に供給する母線、１５は
誤り訂正可能検出装置１３からの出力である誤り訂正可
能信号を制御装置６に供給する信号線である。
くる際に使用される入力信号線である。演算装置５の各
記憶素子１は同一のクロックによつて制御され、また、
１つの演算を多数回のシフトによって行なうものである
。例えば、１０２４バイトのデータに対して１１ビツト
迄の誤りを検出し、４ビツト迄の誤りを訂正する能力を
持つ装置としては、生成多項式の演算を完了するために
シフト回数を約１６万回必要とするものである。一方、
誤り訂正可能はこの生成多項式の演算の過程において、
演算装置５の各記憶素子１が特定の状態（Ａ４−ｌ６４
７がすべて零）になることによって検出され得る。第２
図は上記従来例のＥＯＯデータ訂正方式によるＥＣＣデ
ータ訂正装置を示すブロック構成図である。第２図にお
いて、５は第１図に示す演算装置、６は制御装置、７は
制御装置６から演算クロックを演算装置５に供給する信
号線、８は制御装置６から置数用数値を計数装置９に供
給する母線で、この計数装置９は制御装置６からの演算
クロックを受けて計数を行なう。１０は演算の終了検出
装置、ｌｌは計数装置９の内容信号を終了検出装置１０
に供給する母線、１２は終了検出装置１１１０が検出し
た終了信号を制御装置６に供給する信号線である。１３
は誤り訂正可能検出装置、１４は演算装置５め内容□信
号を誤り訂正可能検出装置１３に供給する母線、１５は
誤り訂正可能検出装置１３からの出力である誤り訂正可
能信号を制御装置６に供給する信号線である。
次に、上記第２図１こ示される従来例のブロック構成図
についての動作を説明する。演算装置５にはデータ読出
部より入力信号線４を介して予めデータが供給されてい
る。制御装置６は母線８を介して計数装置９に演算シフ
ト回数を置数して、信号線７に演算クロックを出力する
。この信号線７からの演算クロックの供給を受けて、演
算装置５は演算を、また計数装置９は演算クロックの計
数をそれぞれ開始する。演算装置５が行なう演算はある
一定の回゛数のシフトを行なうと終了するが、この回数
は演算装置５が実現している数式によって決まり、例え
ばＥＣＣデータ訂正装置の訂正能力が４ビット程度の数
式では約１６万回程度であ。
についての動作を説明する。演算装置５にはデータ読出
部より入力信号線４を介して予めデータが供給されてい
る。制御装置６は母線８を介して計数装置９に演算シフ
ト回数を置数して、信号線７に演算クロックを出力する
。この信号線７からの演算クロックの供給を受けて、演
算装置５は演算を、また計数装置９は演算クロックの計
数をそれぞれ開始する。演算装置５が行なう演算はある
一定の回゛数のシフトを行なうと終了するが、この回数
は演算装置５が実現している数式によって決まり、例え
ばＥＣＣデータ訂正装置の訂正能力が４ビット程度の数
式では約１６万回程度であ。
る。この状態は終了検出装置１ｏが計数装置９から母線
１１を介して受ける計数値によって検出し、終了検出装
置１０は終了信号を信号線１２に出力する。制御装置６
は信号線１２より終了信号を受けると、入力されたデー
タは訂正不能誤りを持っていると判定していた。これに
対して、演算装置５が演算を行なっている過程において
、演算装置５内の記憶素子ｌが特定の状態になると入力
データは訂正可能となる。この場合、演算装置５を監視
している誤り訂正可能検出装置１３が訂正可能状態を検
出して誤り訂正可能信号を信号線１５に出力し、制御装
置６はこの誤り訂正可能信号を受けると信号線７への演
算クロック及び計数クロックの供給を停止すると共に、
誤り訂正可能と判定する。第３図は、このようなＥＣＣ
データ訂正装置の動作態様を説明するフローチャートで
ある。
１１を介して受ける計数値によって検出し、終了検出装
置１０は終了信号を信号線１２に出力する。制御装置６
は信号線１２より終了信号を受けると、入力されたデー
タは訂正不能誤りを持っていると判定していた。これに
対して、演算装置５が演算を行なっている過程において
、演算装置５内の記憶素子ｌが特定の状態になると入力
データは訂正可能となる。この場合、演算装置５を監視
している誤り訂正可能検出装置１３が訂正可能状態を検
出して誤り訂正可能信号を信号線１５に出力し、制御装
置６はこの誤り訂正可能信号を受けると信号線７への演
算クロック及び計数クロックの供給を停止すると共に、
誤り訂正可能と判定する。第３図は、このようなＥＣＣ
データ訂正装置の動作態様を説明するフローチャートで
ある。
上記ｆａ２図に示される従来例のＥＣＣデータ訂正装置
においては、前述のような構成を有するから、計数装置
９は演算装置５が一回の演算を終了する迄計数可能状態
となっていなければならず、必然的に大規模な計数装置
が必要となる。また、内規模な計数装置においては各素
子の動作遅れ等で生ずる誤動作が起り易く、これを防止
するために高速の素子、或いは種々の複雑な高速用回路
構成を採用しなければならないなどの欠点があった。
においては、前述のような構成を有するから、計数装置
９は演算装置５が一回の演算を終了する迄計数可能状態
となっていなければならず、必然的に大規模な計数装置
が必要となる。また、内規模な計数装置においては各素
子の動作遅れ等で生ずる誤動作が起り易く、これを防止
するために高速の素子、或いは種々の複雑な高速用回路
構成を採用しなければならないなどの欠点があった。
本発明ｊ言上述のような欠点を除去するために発明され
たものであり、ＥＣＣデータ訂正装置において、生成多
項式を実現する演算装置と、該演算装置をクロックによ
って制御する制御装置と、前記クロックを計数すること
により終了を検出する計数装置を備えてなり、前記生成
多項式を実現する演算のシーケンスを一定の長さ単位に
分割し、この分割された単位で、前記制御装置は前記演
算装置を制御して生成多項式の演算を行なうようにして
なる構成を有し、これにより比較的に小規模な回路構成
をもって、従来例のものと同程度の速度でＥＣＣ多項式
演算を行なうことができるようにしたデータ訂正装置を
提供することを目的とする。
たものであり、ＥＣＣデータ訂正装置において、生成多
項式を実現する演算装置と、該演算装置をクロックによ
って制御する制御装置と、前記クロックを計数すること
により終了を検出する計数装置を備えてなり、前記生成
多項式を実現する演算のシーケンスを一定の長さ単位に
分割し、この分割された単位で、前記制御装置は前記演
算装置を制御して生成多項式の演算を行なうようにして
なる構成を有し、これにより比較的に小規模な回路構成
をもって、従来例のものと同程度の速度でＥＣＣ多項式
演算を行なうことができるようにしたデータ訂正装置を
提供することを目的とする。
以下、図面に基づき本発明を実施例によって詳細に説明
する。第４図は本発明の一実施例であるＥＣＣデータ訂
正装置を示すブロック構成図である。＠４図において、
４は入力信号線でデータ読出部に接続されている。５は
演算装置、６ａは制御装置、７ａは演算クロック用信号
線であり、信号線７ａは制御装置６ａ及び演算装置５と
を接続しており、制御装置６ａが出力する演算クロック
を演算装置５に供給する。９ｍは計数装置、８ａは計数
装置９ａの置数用の母線で、この母線８ａは制御装置６
ａ及び計数装置９ａとを接続しており、制御装置６ａの
出力する置数用数値を計数装置９ａに供給する。１０ａ
は終了検出装置、・ｌｌａは計数装置９ａと終了検出装
置１０ａとを接続する母線で、計数装置９ｍの内容信号
を終了検出装置１０ａに供給する０１２ａは終了検出装
置１０ａと制御装置６ａとを接続する信号線で、終了信
号を制御装置６ａに供給する。１４は演算装置５の内容
信号を誤り訂正可能検出装置１３に供給する母線、１５
は誤り訂正可能検出装置１３の検出した誤り訂正可能信
号を制御装置６ａに供給する信号線である。
する。第４図は本発明の一実施例であるＥＣＣデータ訂
正装置を示すブロック構成図である。＠４図において、
４は入力信号線でデータ読出部に接続されている。５は
演算装置、６ａは制御装置、７ａは演算クロック用信号
線であり、信号線７ａは制御装置６ａ及び演算装置５と
を接続しており、制御装置６ａが出力する演算クロック
を演算装置５に供給する。９ｍは計数装置、８ａは計数
装置９ａの置数用の母線で、この母線８ａは制御装置６
ａ及び計数装置９ａとを接続しており、制御装置６ａの
出力する置数用数値を計数装置９ａに供給する。１０ａ
は終了検出装置、・ｌｌａは計数装置９ａと終了検出装
置１０ａとを接続する母線で、計数装置９ｍの内容信号
を終了検出装置１０ａに供給する０１２ａは終了検出装
置１０ａと制御装置６ａとを接続する信号線で、終了信
号を制御装置６ａに供給する。１４は演算装置５の内容
信号を誤り訂正可能検出装置１３に供給する母線、１５
は誤り訂正可能検出装置１３の検出した誤り訂正可能信
号を制御装置６ａに供給する信号線である。
次に、上記第４図に示される本発明の一実施例のブロッ
ク構成図についての動作を説明する。いま、入力信号線
４を介してデータ読出部より演算装置５にデータが入力
されると、制御装置６ａは演算完了に必要なシフト数を
記憶する。その後、制御装置６１は計数装置９ａに一定
の長さ単位、例えば１０２４を置数して次の動作聚繰り
返す。すなわち、制御装置６ｍは計数装置９ａの置数を
行なうと、信号線７！１に演算クロックを出力し始める
◎演算装置５株、信号ｌ！７ａより演算クロックの供給
を受けて演算を開始し、また計数装置９ｍは計数動作を
開始−する。予め置数された数を計数装置９ａが計数す
ると、この内容信号が母線１１ａを介して終了検出装置
１０ａに供給されるので、終了検出装置ＩＱａは終了信
号を信号線１２ｍに出力する。
ク構成図についての動作を説明する。いま、入力信号線
４を介してデータ読出部より演算装置５にデータが入力
されると、制御装置６ａは演算完了に必要なシフト数を
記憶する。その後、制御装置６１は計数装置９ａに一定
の長さ単位、例えば１０２４を置数して次の動作聚繰り
返す。すなわち、制御装置６ｍは計数装置９ａの置数を
行なうと、信号線７！１に演算クロックを出力し始める
◎演算装置５株、信号ｌ！７ａより演算クロックの供給
を受けて演算を開始し、また計数装置９ｍは計数動作を
開始−する。予め置数された数を計数装置９ａが計数す
ると、この内容信号が母線１１ａを介して終了検出装置
１０ａに供給されるので、終了検出装置ＩＱａは終了信
号を信号線１２ｍに出力する。
制−装置６ａは信号線１２ａの出力を受けて演算り／
ロツ、／７を、←時停止し、演算装置５に供給した演算
クロックの総数を検査して演算終了の判定を行なう・続
いて、演算を続行する場合は、制御装置６ａ′は改めて
計数装置？ａの置数を行ない演算クロックの供給を再開
する。この動作を繰り返して行ない演算が終了すると、
制御装置６ａから演算装置５に供給した演算クロックの
総数が一定の値に達し、これにより制御装置６ｍは演算
終了を検知し、データは訂正不能データであると判定す
る。一方、与えられたデータが訂正可能である場合は、
前述した演算の途中において演算装置５の内部の記憶索
子ｌが特定の状態となるので、演算装置５を監視してい
る誤り訂正可能検出装置１３はこの状態を検出して信号
線１５に誤り訂正可能信号を出力する。制御装置６ｍは
この畝り訂正可能信号を検知すると演算クロックの供給
を停止し、入力されたデータは誤り訂正可能であると判
定してデータ′訂正処理を開始する・第５図は、このよ
うＴ動作／ をする本発明の一実施例であるＢＯＯデ７−夕訂正装置
の動作態様を説明するフローチャートである。
クロックの総数を検査して演算終了の判定を行なう・続
いて、演算を続行する場合は、制御装置６ａ′は改めて
計数装置？ａの置数を行ない演算クロックの供給を再開
する。この動作を繰り返して行ない演算が終了すると、
制御装置６ａから演算装置５に供給した演算クロックの
総数が一定の値に達し、これにより制御装置６ｍは演算
終了を検知し、データは訂正不能データであると判定す
る。一方、与えられたデータが訂正可能である場合は、
前述した演算の途中において演算装置５の内部の記憶索
子ｌが特定の状態となるので、演算装置５を監視してい
る誤り訂正可能検出装置１３はこの状態を検出して信号
線１５に誤り訂正可能信号を出力する。制御装置６ｍは
この畝り訂正可能信号を検知すると演算クロックの供給
を停止し、入力されたデータは誤り訂正可能であると判
定してデータ′訂正処理を開始する・第５図は、このよ
うＴ動作／ をする本発明の一実施例であるＢＯＯデ７−夕訂正装置
の動作態様を説明するフローチャートである。
以上詳述したように、本発明に係るデータ訂正装置によ
れば、データ訂正装置における生成多項式を実現する演
算のシーケンスを一定の長さ単位に分割し、この分割さ
れた単位で、制御装置が演算装置を制御して生成多項式
の演算を行なうようにしてなる構成を有するから、デー
タ訂正可能の判定の際に必要な計数装置はその計数能力
が比較的に低いものでも良く、この結果、小規模で安価
な計数装置の採用が可能となり、同時に、大規模計数装
置において起り得る特有な障害、例えば計数装置の回路
構成におけるゲートの時間遅れによる誤動作等を容易に
回避できるなど、優れた効果を奏するものである。
れば、データ訂正装置における生成多項式を実現する演
算のシーケンスを一定の長さ単位に分割し、この分割さ
れた単位で、制御装置が演算装置を制御して生成多項式
の演算を行なうようにしてなる構成を有するから、デー
タ訂正可能の判定の際に必要な計数装置はその計数能力
が比較的に低いものでも良く、この結果、小規模で安価
な計数装置の採用が可能となり、同時に、大規模計数装
置において起り得る特有な障害、例えば計数装置の回路
構成におけるゲートの時間遅れによる誤動作等を容易に
回避できるなど、優れた効果を奏するものである。
第１図は従来例の生成多項式を実現する演算を行なう演
算装置のブロック構成図、第２図は従来例のＥＣＣデー
タ訂正装置を示すブロック構成図、第３図は第２図の動
作態様を説明するフローチャート、第４図は本発明の一
実施例であるＥＯＯデ７−夕訂正装置を示すブロック構
成図、第５図は第４図の動作態様を説明するフローチャ
ートであ−る。 ５・・・−演算装置、６．６ｇ−一制御装置、グ。 ９トーー計数装置、１０，１０ａ・・・・・・−終了検
出装置、１３−一一誤り訂正可能検出装置。 なお、図中、同一符号は同一、又は相当部分を示す。 −３５８− 第５図
算装置のブロック構成図、第２図は従来例のＥＣＣデー
タ訂正装置を示すブロック構成図、第３図は第２図の動
作態様を説明するフローチャート、第４図は本発明の一
実施例であるＥＯＯデ７−夕訂正装置を示すブロック構
成図、第５図は第４図の動作態様を説明するフローチャ
ートであ−る。 ５・・・−演算装置、６．６ｇ−一制御装置、グ。 ９トーー計数装置、１０，１０ａ・・・・・・−終了検
出装置、１３−一一誤り訂正可能検出装置。 なお、図中、同一符号は同一、又は相当部分を示す。 −３５８− 第５図
Claims (1)
- ＥＯＯデータ訂正装置において、生成多項式を実現する
演算装置と、該演算装置をクロックによって制御する制
御装置と、前記クロックを計数することにより終了を検
出する計数装置を備えてなり、前記生成多項式を実現す
る演算のシーケンスを一定の長さ単位に分割し、この分
割された単位で、前記制御装置は前記演算装置を制御し
て生成多項式の演算を行なうようにしたことを特徴とす
るデータ訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171846A JPS5872263A (ja) | 1981-10-27 | 1981-10-27 | デ−タ訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171846A JPS5872263A (ja) | 1981-10-27 | 1981-10-27 | デ−タ訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5872263A true JPS5872263A (ja) | 1983-04-30 |
Family
ID=15930848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171846A Pending JPS5872263A (ja) | 1981-10-27 | 1981-10-27 | デ−タ訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5872263A (ja) |
-
1981
- 1981-10-27 JP JP56171846A patent/JPS5872263A/ja active Pending
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