JPH0241763B2 - - Google Patents
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- JPH0241763B2 JPH0241763B2 JP58162669A JP16266983A JPH0241763B2 JP H0241763 B2 JPH0241763 B2 JP H0241763B2 JP 58162669 A JP58162669 A JP 58162669A JP 16266983 A JP16266983 A JP 16266983A JP H0241763 B2 JPH0241763 B2 JP H0241763B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- magnetic disk
- circuit
- control signal
- disk device
- Prior art date
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- Expired - Lifetime
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- 238000001514 detection method Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明はCPUと外部記憶装置としての磁気デ
イスク装置との間でデータの転送を行わせるため
に用いられる磁気デイスク制御装置に関する。
イスク装置との間でデータの転送を行わせるため
に用いられる磁気デイスク制御装置に関する。
「従来の技術」
CPU（中央処理装置）の処理するデータと磁気
デイスク装置の処理するデータとはそれらのデー
タ形式が異なつているのが通常である。例えば
CPUはパラレルなデータを処理するのに対して、
磁気デイスク装置の読み書きするデータは通常シ
リアルなデータである。また、磁気デイスク装置
に書き込まれるデータには、エラー検出用のチエ
ツクビツトが付加されていることを多い。更にま
た、CPUと磁気デイスク装置ではデータの処理
速度が異なつているのが通常である。このような
ことから、両装置間でデータの転送を行うための
装置として磁気デイスク制御装置が用いられる。
デイスク装置の処理するデータとはそれらのデー
タ形式が異なつているのが通常である。例えば
CPUはパラレルなデータを処理するのに対して、
磁気デイスク装置の読み書きするデータは通常シ
リアルなデータである。また、磁気デイスク装置
に書き込まれるデータには、エラー検出用のチエ
ツクビツトが付加されていることを多い。更にま
た、CPUと磁気デイスク装置ではデータの処理
速度が異なつているのが通常である。このような
ことから、両装置間でデータの転送を行うための
装置として磁気デイスク制御装置が用いられる。
第１図は従来使用された磁気デイスク制御装置
の一般的な構成を表わしたものである。CPUに
よつて作成されたバイトパラレルなデータＤ１
は、バツフア回路１１に蓄えられる。シリアル回
路１２はバツフア回路１１から出力されるデータ
Ｄ２をビツトシリアルなデータＤ３に変換する。
の一般的な構成を表わしたものである。CPUに
よつて作成されたバイトパラレルなデータＤ１
は、バツフア回路１１に蓄えられる。シリアル回
路１２はバツフア回路１１から出力されるデータ
Ｄ２をビツトシリアルなデータＤ３に変換する。
このデータＤ３は、第１および第２の選択回路
１３，１４に入力される。第１の選択回路１３
は、磁気デイスク装置１５から読み出されたデー
タＤ４と前記したデータＤ３とを入力するように
なつている。磁気デイスク装置１５への書き込み
時には、タイミング発生回路１６から供給される
読み書き制御信号１７によつてデータＤ３が選択
され、CRC発生回路１８に送られる。
１３，１４に入力される。第１の選択回路１３
は、磁気デイスク装置１５から読み出されたデー
タＤ４と前記したデータＤ３とを入力するように
なつている。磁気デイスク装置１５への書き込み
時には、タイミング発生回路１６から供給される
読み書き制御信号１７によつてデータＤ３が選択
され、CRC発生回路１８に送られる。
ところでデータＤ１はカウンタ回路１９にも供
給される。カウンタ回路１９は、磁気デイスク装
置１５に書き込むための一まとまりのデータの供
給が開始された段階で、計数動作を開始する。計
数値を表わした計数値信号２１はデコーダ２２で
解読され、CRC発生回路制御信号２３および選
択回路制御信号２４が作成される。
給される。カウンタ回路１９は、磁気デイスク装
置１５に書き込むための一まとまりのデータの供
給が開始された段階で、計数動作を開始する。計
数値を表わした計数値信号２１はデコーダ２２で
解読され、CRC発生回路制御信号２３および選
択回路制御信号２４が作成される。
CRC発生回路制御信号２３はCRC発生回路１
８に供給され、チエツクビツトの付加されたデー
タＤ５の作成が行われる。データＤ５は第２の選
択回路１４に供給される。選択回路制御信号２４
は第２の選択回路１４に供給され、データＤ３と
データＤ５の切り分けのための制御に用いられ
る。第２の選択回路１４から出力されるデータＤ
６が磁気デイスク装置１５に書き込まれる。
８に供給され、チエツクビツトの付加されたデー
タＤ５の作成が行われる。データＤ５は第２の選
択回路１４に供給される。選択回路制御信号２４
は第２の選択回路１４に供給され、データＤ３と
データＤ５の切り分けのための制御に用いられ
る。第２の選択回路１４から出力されるデータＤ
６が磁気デイスク装置１５に書き込まれる。
一方、磁気デイスク装置１５から読み出される
データＤ４はシリアル回路１２に供給され、ここ
でバイトパラレルなデータＤ７に変換される。同
期検出回路２６は、データＤ７が同期マークを構
成しているときこれを検出し、マーク検出信号２
７をタイミング発生回路１６に供給する。タイミ
ング発生回路１６はこれと共に各部の制御を開始
し、CPUへの情報転送を開始させる。すなわち
データＤ７はバツフア回路２８に一時的に蓄えら
れた後、データＤ８としてCPUに送られる。こ
のようにして送り出されたデータＤ８の基となる
データＤ４は、第１の選択回路１３を経てCRC
発生回路１８に供給され、ここで誤りの有無をチ
エツクされる。
データＤ４はシリアル回路１２に供給され、ここ
でバイトパラレルなデータＤ７に変換される。同
期検出回路２６は、データＤ７が同期マークを構
成しているときこれを検出し、マーク検出信号２
７をタイミング発生回路１６に供給する。タイミ
ング発生回路１６はこれと共に各部の制御を開始
し、CPUへの情報転送を開始させる。すなわち
データＤ７はバツフア回路２８に一時的に蓄えら
れた後、データＤ８としてCPUに送られる。こ
のようにして送り出されたデータＤ８の基となる
データＤ４は、第１の選択回路１３を経てCRC
発生回路１８に供給され、ここで誤りの有無をチ
エツクされる。
このようにCPUと磁気デイスク装置との間で
データの転送速度が異なるために、従来の磁気デ
イスク制御装置ではカウンタ回路１９およびデコ
ーダ２２を設けて、所定の長さのデータＤ１に対
してチエツクビツトを付加するたものタイミング
同期を行つていた。これらの回路はカウント値や
デコード値を設定するための回路部分を含んでお
り、論理素子等を多く用いるため磁気デイスク制
御装置自体が高価となるという欠点があつた。ま
た、磁気デイスク制御装置自体に汎用性がなく、
新たな仕様の磁気デイスク装置をCPUに接続す
るときには、磁気デイスク制御装置を新しく設計
しなおさなければならないという問題もあつた。
データの転送速度が異なるために、従来の磁気デ
イスク制御装置ではカウンタ回路１９およびデコ
ーダ２２を設けて、所定の長さのデータＤ１に対
してチエツクビツトを付加するたものタイミング
同期を行つていた。これらの回路はカウント値や
デコード値を設定するための回路部分を含んでお
り、論理素子等を多く用いるため磁気デイスク制
御装置自体が高価となるという欠点があつた。ま
た、磁気デイスク制御装置自体に汎用性がなく、
新たな仕様の磁気デイスク装置をCPUに接続す
るときには、磁気デイスク制御装置を新しく設計
しなおさなければならないという問題もあつた。
「発明の目的」
本発明はこのような事情に鑑み、装置が簡略化
され、かつ新たな磁気デイスク装置にも容易に対
処することのできる磁気デイスク制御装置を提供
することをその目的とする。
され、かつ新たな磁気デイスク装置にも容易に対
処することのできる磁気デイスク制御装置を提供
することをその目的とする。
「発明の構成」
本発明では、マイクロプログラムによつて制御
される中央処理装置から出力されるチエツクビツ
ト付加用の制御信号（タイミング信号）を一時的
に格納する格納手段と、この格納結果を前記した
中央処理装置から同じく出力される記憶用のデー
タと同期して書き込むFIFOメモリと、磁気デイ
スク装置の動作クロツクに同期してこのFIFOメ
モリに書き込まれたデータおよび制御信号を読み
出す読出手段と、読み出された制御信号を用いて
データにチエツクビツトを付加するチエツクビツ
ト付加手段とを磁気デイスク制御装置に具備させ
る。
される中央処理装置から出力されるチエツクビツ
ト付加用の制御信号（タイミング信号）を一時的
に格納する格納手段と、この格納結果を前記した
中央処理装置から同じく出力される記憶用のデー
タと同期して書き込むFIFOメモリと、磁気デイ
スク装置の動作クロツクに同期してこのFIFOメ
モリに書き込まれたデータおよび制御信号を読み
出す読出手段と、読み出された制御信号を用いて
データにチエツクビツトを付加するチエツクビツ
ト付加手段とを磁気デイスク制御装置に具備させ
る。
そして、チエツクビツト付加用の制御信号を用
いて、カウンタやデコーダを必要とすることなく
チエツクビツトの付加されたデータを作成し、こ
のデータを磁気デイスク装置の動作クロツクに同
期して外部記憶装置に書き込ませる。
いて、カウンタやデコーダを必要とすることなく
チエツクビツトの付加されたデータを作成し、こ
のデータを磁気デイスク装置の動作クロツクに同
期して外部記憶装置に書き込ませる。
「実施例」
以下実施例につき本発明を詳細に説明する。
第２図は、本実施例の磁気デイスク制御装置を
表わしたものである。第１図と同一部分には同一
の符号を付し、それらの部分の説明を省略する。
表わしたものである。第１図と同一部分には同一
の符号を付し、それらの部分の説明を省略する。
ところでCPUは、一般にマイクロプログラム
によつて制御されている。CPUからはバイトパ
ラレルな可変長のデータＤ１（第３図ａのDo〜
D0）と、チエツクビツト付加用の制御信号Ｄ１
１がこの磁気デイスク制御装置に供給されてく
る。このうち後者の制市信号Ｄ１１はパラレルな
２ビツトの信号であり、このうちの一方の信号は
可変長のデータＤ１の区間を表わしている。ま
た、他方の信号はCRC付加のためのタイミング
を表わしている。これらの制御信号Ｄ１１は、第
１のラツチ回路３１に供給される。
によつて制御されている。CPUからはバイトパ
ラレルな可変長のデータＤ１（第３図ａのDo〜
D0）と、チエツクビツト付加用の制御信号Ｄ１
１がこの磁気デイスク制御装置に供給されてく
る。このうち後者の制市信号Ｄ１１はパラレルな
２ビツトの信号であり、このうちの一方の信号は
可変長のデータＤ１の区間を表わしている。ま
た、他方の信号はCRC付加のためのタイミング
を表わしている。これらの制御信号Ｄ１１は、第
１のラツチ回路３１に供給される。
第１のラツチ回路３１は、例えば並列に配置さ
れた２つのＤ・フリツプフロツプで構成されてお
り、パラレルな２ビツトの制御用データＤ１１を
それぞれラツチする。第１のラツチ回路３１のラ
ツチ出力３４はパラレな２ビツトの信号であり、
前記した可変長のデータＤ１の区間を表わしたラ
ツチ出力３４Ａ（第３図ｂ）とCRC付加のための
タイミングを表わしたラツチ出力３４Ｂとがバイ
トパラレルなデータＤ１（第３図ａのDo〜D0）
と共にバツフア回路３３に供給される。
れた２つのＤ・フリツプフロツプで構成されてお
り、パラレルな２ビツトの制御用データＤ１１を
それぞれラツチする。第１のラツチ回路３１のラ
ツチ出力３４はパラレな２ビツトの信号であり、
前記した可変長のデータＤ１の区間を表わしたラ
ツチ出力３４Ａ（第３図ｂ）とCRC付加のための
タイミングを表わしたラツチ出力３４Ｂとがバイ
トパラレルなデータＤ１（第３図ａのDo〜D0）
と共にバツフア回路３３に供給される。
制御信号Ｄ１１をラツチ回路３１に一度ラツチ
させてからラツチ出力３４としてバツフア回路３
３に供給することにしたのは、CPUの異なつた
部分で作成されたデータＤ１と制御信号Ｄ１１の
間の時間軸上のずれをバツフア回路３３の入力側
で補正し、両者のタイミングを正確に一致させる
ようにするためである。バツフア回路３３は、デ
ータＤ１とラツチ出力３４とを同時にパラレルに
入力するFIFO（FIRST IN FIRST OUT）メモ
リによつて構成されている。
させてからラツチ出力３４としてバツフア回路３
３に供給することにしたのは、CPUの異なつた
部分で作成されたデータＤ１と制御信号Ｄ１１の
間の時間軸上のずれをバツフア回路３３の入力側
で補正し、両者のタイミングを正確に一致させる
ようにするためである。バツフア回路３３は、デ
ータＤ１とラツチ出力３４とを同時にパラレルに
入力するFIFO（FIRST IN FIRST OUT）メモ
リによつて構成されている。
バツフア回路３３は磁気デイスク装置１５への
データの書込速度に同期してデータＤ２（第３図
ｄ）および２種類の制御信号３５Ａ，３５Ｂ（第
３図ｅ，ｆ）を出力する。これらパラレルな２ビ
ツトの制御信号３５Ａ，３５Ｂは、タイミング発
生回路１６から出力されるタイミング制御信号３
７によつて第２のラツチ回路３８にラツチされ
る。
データの書込速度に同期してデータＤ２（第３図
ｄ）および２種類の制御信号３５Ａ，３５Ｂ（第
３図ｅ，ｆ）を出力する。これらパラレルな２ビ
ツトの制御信号３５Ａ，３５Ｂは、タイミング発
生回路１６から出力されるタイミング制御信号３
７によつて第２のラツチ回路３８にラツチされ
る。
第２のラツチ回路３８も第１のラツチ回路３１
と同一の回路構成をしている。バツフア回路３３
から出力された２種類の制御信号３５Ａ，３５Ｂ
をラツチすることにしたのは、バツフア回路３３
内の独立した回路を経てそれぞれ出力された信号
間での時間軸上でのずれを補正して、これらのタ
イミングを完全に一致させるためである。したが
つて、データＤ２がシリアル回路１２に入力され
るタイミングと、２種類の制御信号３５Ａ，３５
Ｂがラツチ回路３８にラツチされるタイミングは
正確に一致することになる。
と同一の回路構成をしている。バツフア回路３３
から出力された２種類の制御信号３５Ａ，３５Ｂ
をラツチすることにしたのは、バツフア回路３３
内の独立した回路を経てそれぞれ出力された信号
間での時間軸上でのずれを補正して、これらのタ
イミングを完全に一致させるためである。したが
つて、データＤ２がシリアル回路１２に入力され
るタイミングと、２種類の制御信号３５Ａ，３５
Ｂがラツチ回路３８にラツチされるタイミングは
正確に一致することになる。
シリアル回路１２に供給されたデータＤ２は、
シリアルなデータＤ３（第３図ｇ）に変換され
る。第３図ｈは、このシリアル変換後のデータを
表わし、第３図ｉはこのシリアル変換後のデータ
Ｄ３の詳細を表わしたものである。
シリアルなデータＤ３（第３図ｇ）に変換され
る。第３図ｈは、このシリアル変換後のデータを
表わし、第３図ｉはこのシリアル変換後のデータ
Ｄ３の詳細を表わしたものである。
第２のラツチ回路３８では制御信号３５のラツ
チ出力として、シリアルなデータＤ３とタイミン
グが正確に一致したCRC発生回路制御信号２３
（第３図ｋ）および選択回路制御信号２４（第３
図ｊ）をそれぞれ出力する。これらによつて
CRC発生回路１８および第２の選択回路１４が
制御され、データＤ６（第３図ｌ）が磁気デイス
ク装置１５に書き込まれる。
チ出力として、シリアルなデータＤ３とタイミン
グが正確に一致したCRC発生回路制御信号２３
（第３図ｋ）および選択回路制御信号２４（第３
図ｊ）をそれぞれ出力する。これらによつて
CRC発生回路１８および第２の選択回路１４が
制御され、データＤ６（第３図ｌ）が磁気デイス
ク装置１５に書き込まれる。
磁気デイスク装置１５からデータの読み出しを
行う回路動作は、第１図に示した従来例と同様で
ある。
行う回路動作は、第１図に示した従来例と同様で
ある。
「発明の効果」
以上説明したように本発明によれば、磁気デイ
スク装置の所定のセクタに記憶させるデータの量
を予め知つている中央処理装置側が、その量とセ
クタにおける残りの容量との関係でチエツクビツ
トを付加する割合を定めて、これをチエツクビツ
ト付加用のタイミングを表わした制御信号として
出力し、チエツクビツトを付加するものであるか
ら、チエツクビツトに割り当てうる記憶容量との
関係で該当するセクタを有効に使用することがで
き、データのチエツクの信頼性も最大限に向上さ
せることができる。もちろん、従来の磁気デイス
ク制御装置でも中央処理装置から所定のセクタに
記憶させるデータの量の通知を受けてチエツクビ
ツトに割り当てることのできる容量を計算し、こ
れに応じてチエツクビツトを付加することは可能
である。しかしながら、このためには磁気デイス
ク制御装置側に演算回路等を配置する必要があ
り、装置が複雑化し高価となる。本発明ではこの
意味で、装置を安価にかつ簡易に製作することが
できるという効果がある。
スク装置の所定のセクタに記憶させるデータの量
を予め知つている中央処理装置側が、その量とセ
クタにおける残りの容量との関係でチエツクビツ
トを付加する割合を定めて、これをチエツクビツ
ト付加用のタイミングを表わした制御信号として
出力し、チエツクビツトを付加するものであるか
ら、チエツクビツトに割り当てうる記憶容量との
関係で該当するセクタを有効に使用することがで
き、データのチエツクの信頼性も最大限に向上さ
せることができる。もちろん、従来の磁気デイス
ク制御装置でも中央処理装置から所定のセクタに
記憶させるデータの量の通知を受けてチエツクビ
ツトに割り当てることのできる容量を計算し、こ
れに応じてチエツクビツトを付加することは可能
である。しかしながら、このためには磁気デイス
ク制御装置側に演算回路等を配置する必要があ
り、装置が複雑化し高価となる。本発明ではこの
意味で、装置を安価にかつ簡易に製作することが
できるという効果がある。
また、本発明ではCPU側と磁気デイスク装置
側の動作クロツクの違いを吸収するために設けた
FIFOメモリにチエツクビツト付加用の制御信号
を記憶用のデータと同期して書き込むことにした
ので、従来必要としたカウンタ回路およびデコー
ダが不要となり、装置が簡略化する。
側の動作クロツクの違いを吸収するために設けた
FIFOメモリにチエツクビツト付加用の制御信号
を記憶用のデータと同期して書き込むことにした
ので、従来必要としたカウンタ回路およびデコー
ダが不要となり、装置が簡略化する。
更に本発明では中央処理装置側がチエツクビツ
トの付加されるデータの長さを自由に設定するこ
とができるので、ワードまたはバイド単位の制御
が可能となる。従つて磁気デイスク装置を性能の
良い上位の装置と交換する場合でも、マイクロプ
ログラムを変更するのみでこれが可能となり、ハ
ードウエアの変更を要しない。すなわち融通性お
よび汎用性のある磁気デイスク制御装置を構成す
ることが可能である。
トの付加されるデータの長さを自由に設定するこ
とができるので、ワードまたはバイド単位の制御
が可能となる。従つて磁気デイスク装置を性能の
良い上位の装置と交換する場合でも、マイクロプ
ログラムを変更するのみでこれが可能となり、ハ
ードウエアの変更を要しない。すなわち融通性お
よび汎用性のある磁気デイスク制御装置を構成す
ることが可能である。
第１図は従来の磁気デイスク制御装置のブロツ
ク図、第２図は本発明の一実施例における磁気デ
イスク制御装置のブロツク図、第３図はこの実施
例における磁気デイスク制御装置の動作を説明す
るための各種タイミング図である。 １５……磁気デイスク装置、１８……CRC発
生回路（チエツクビツト付加手段）、３１……第
１のラツチ回路、３３……バツフア回路（FIFO
メモリ）。
ク図、第２図は本発明の一実施例における磁気デ
イスク制御装置のブロツク図、第３図はこの実施
例における磁気デイスク制御装置の動作を説明す
るための各種タイミング図である。 １５……磁気デイスク装置、１８……CRC発
生回路（チエツクビツト付加手段）、３１……第
１のラツチ回路、３３……バツフア回路（FIFO
メモリ）。
Claims (1)
- 【特許請求の範囲】 １ マイクロプログラムによつて制御される中央
処理装置から出力されるチエツクビツト付加用の
制御信号を一時的に格納する格納手段と、 この格納結果を前記中央処理装置から同じく出
力される記憶用のデータと同期して書き込む
FIFOメモリと、 磁気デイスク装置の動作クロツクに同期してこ
のFIFOメモリに書き込まれたデータおよび制御
信号を読み出す読出手段と、 読み出された制御信号を用いてデータにチエツ
クビツトを付加するチエツクビツト付加手段とを
備え、 チエツクビツトの付加されたデータを前記磁気
デイスク装置に記憶させることを特徴とする磁気
デイスク制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162669A JPS6055431A (ja) | 1983-09-06 | 1983-09-06 | 磁気ディスク制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162669A JPS6055431A (ja) | 1983-09-06 | 1983-09-06 | 磁気ディスク制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055431A JPS6055431A (ja) | 1985-03-30 |
| JPH0241763B2 true JPH0241763B2 (ja) | 1990-09-19 |
Family
ID=15759027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58162669A Granted JPS6055431A (ja) | 1983-09-06 | 1983-09-06 | 磁気ディスク制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055431A (ja) |
-
1983
- 1983-09-06 JP JP58162669A patent/JPS6055431A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6055431A (ja) | 1985-03-30 |
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