JPS631626B2 - - Google Patents

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JPS631626B2
JPS631626B2 JP57169479A JP16947982A JPS631626B2 JP S631626 B2 JPS631626 B2 JP S631626B2 JP 57169479 A JP57169479 A JP 57169479A JP 16947982 A JP16947982 A JP 16947982A JP S631626 B2 JPS631626 B2 JP S631626B2
Authority
JP
Japan
Prior art keywords
data
error
encoder
error correction
decoder
Prior art date
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Expired
Application number
JP57169479A
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English (en)
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JPS58137052A (ja
Inventor
Mikaeru Garen Piitaa
Dagurasu Uiruken Kento
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hewlett Packard Japan Inc
Original Assignee
Yokogawa Hewlett Packard Ltd
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Publication date
Application filed by Yokogawa Hewlett Packard Ltd filed Critical Yokogawa Hewlett Packard Ltd
Publication of JPS58137052A publication Critical patent/JPS58137052A/ja
Publication of JPS631626B2 publication Critical patent/JPS631626B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/17—Burst error correction, e.g. error trapping, Fire codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B2020/10916—Seeking data on the record carrier for preparing an access to a specific address

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Detection And Correction Of Errors (AREA)
  • Error Detection And Correction (AREA)

Description

【発明の詳細な説明】 本発明は、データの貯蔵および復元時における
ハードウエアのエラーを検出し、そして補正する
装置に係り、更に詳述すれば、デイスクメモリの
システムにおいて、故障に強く、実時間でエラー
を検出し補正するエラー補正装置に関する。
一般にエラー補正装置は、デイスクに書き込ま
れた各データ・ブロツクに冗長な情報をエラー補
正コード（以下これをECCという）に従つて付
加する。この冗長は情報は後で読みだされたとき
に、前記データ・ブロツクが完全であるかどうか
を決定するのに使われる。エラーの程度がECC
の能力範囲内であれば、ECCを使うことでデー
タ・ブロツクのエラーを検出し、探し出し、そし
て補正することができる。このような従来装置の
例としては、アール・テイ・チエン氏が「IEEE
トランザクシヨン・インフオメーシヨン・セオリ
ー」vol.IT−15、No.１、109〜112頁で“バース
ト・コレクテイング・コード・ウイズ・ハイスピ
ード・デコーデイング”の題名で発表され、また
ベターソンとウエルドンの両氏が1972年MIT出
版社から発行した“エラー・コレクテイング・コ
ード”第２版がある。
いくつかのエラー補正装置において、コンピユ
ータの中央演算装置（CPU）あるいは分離され
たマイクロプロセツサがエラー補正のために用い
られている。どちらの場合にも、プロセツサがエ
ラーを補正するので、エラー検出により実時間の
データの流れが中断される。更に補正に必要な時
間は短時間であるけれども、その間プロセツサは
データとの同期から外れる。そのためにデイスク
が完全に一回転し、再び次のデータ・ブロツクに
到達するまでデータの流れは停止する。したがつ
て、データの流れが再び確立されるまで、かなり
の遅延時間が生ずる。
CPUに対するデータの流れが中断するという
問題を解決する他の方法は、CPUとは別のマイ
クロプロセツサを用い、そしていくつかのデー
タ・ブロツクを記憶するだけの十分なメモリを準
備することである。あるデータ・ブロツクがデイ
スクから第１バツフア・メモリに読み込まれると
き、「エラー症状」すなわちECCの数値を計算す
るためにリニア・フイードバツク・シフト・レジ
スタ（LFSRと略称）が典型的に用いられる。ひ
とたび「エラー症状」が計算されると、該「エラ
ー症状」はマイクロプロセツサに送られ、そこで
エラーパターン及びエラーの位置が決定され、そ
して局部メモリで補正される。マイクロプロセツ
サがこの特別なデータ・ブロツク内のエラーを補
正している間、第２データ・ブロツクは第２バツ
フア・メモリに入り、そしてLFSRはその症状を
計算する。最後に、第１バツフア・メモリ内の最
初のデータ・ブロツクはマイクロプロセツサによ
り補正され、そして補正されたデータは出力バツ
フアを経てCPUに送られる。後者の補正段階の
間、第３データ・ブロツクの症状はLFSRにより
計算され、第２データ・ブロツクの症状に基づい
た補正がマイクロプロセツサ内で実行される。こ
の方法でCPUは中断されることなくデータの流
れを受信する。
しかしながら、この解決法の欠点は、バツフ
ア・メモリ、マイクロプロセツサ、付随するタイ
ミングと制御回路およびインターフエース素子の
組み合わせを実現するために必要なコストの上昇
およびハードウエアの複雑さである。更に、デー
タの最初のブロツクは、メモリの３個のデータ・
ブロツク全部を通つて連続的にシフトされるの
で、「パイプライン」の遅延時間が無視できなく
なる。
現在あるエラー補正装置の他の主な問題点は、
デイスクに書き込まれるデータを符号化すると
き、エラー補正装置の耐故障性能を保証すること
である。ECC符号化回路が壊れると、記憶領域
全体を破壊する恐れがある。符号化の故障はデー
タが復号されてはじめて判明するので、エラーを
発見するために必要な時間は千差万別である。典
型的なエラー補正装置において、たとえデイスク
が符号化に失敗したことを、以前のデータが消去
される前に直ちにシステムに知らせることができ
たとしても、バツクアツプ・データが有効となる
にすぎない。この種の耐故障性問題は、典型的に
は符号化のハードウエアを２倍あるいは３倍余分
に準備することで克服される。したがつて、かか
る方法の欠点は明らかに複雑で且つコストが上昇
することである。
これまで耐故障性実時間エラー補正の問題に対
し、単純で費用のかからない解決法は未だ開発さ
れていない。更に、従来復号および冗長な符号化
の両方を使用した回路を実現するのに、すべての
有効なハードウエアを最良の状態で使用していな
かつた。
本発明は、単一の集積回路（IC）で構成され
る簡単な耐故障性実時間ハードウア補正装置を提
供せんとするものである。本装置は、以後ECC
モジユールと呼ぶが、デイスクメモリ・システム
に書き込まれたデータの完全性および復元性を改
善するように設計されており、最小限のハードウ
エアしか必要としない。
動作上、ECCモジユールはデイスクメモリと
データ処理部との間のデータ伝送回路として実現
される。しかしながら本発明の原理は、送信機と
受信機との間でデイジタル情報を伝送しなければ
ならない多くの他の状態にも完全に適用できる。
データの各ブロツクはデイスクメモリに送信され
るので、デイスクに書き込むときの第一モードで
は、ECCモジユールがデータ処理部から送信さ
れた各データ・ブロツクに対する「エラー症状」
を計算し、そして各ブロツクをデータメモリに伝
送するときに各ブロツクの終りで、この余分な情
報をデータの流れにすばやく間挿することによ
り、符号器として動作する。この符号化プロセス
において、エラー検出は電気的に同一な２個の
LFSRにより行われる。両方のLFSRは各デー
タ・ブロツクに対するエラー症状を計算し、それ
ぞれの出力を比較してエラーが生じたかどうかを
検出する。
デイスクから読み出すときの第２モードでは、
ECCモジユールが復号器兼エラー補正器として
動作する。符号化プロセスに使われたのと同じ２
個のLFSRがこのモードでも使われ、エラーパタ
ーンとエラー位置とを決定し、そしてデイスクメ
モリからのデータを補正するための出力信号を供
給する。実時間エラー補正は、デイスクメモリか
らあるブロツクは一方のLFSRによつて受信さ
れ、そして後続のデータ・ブロツクはもう一方の
LFSRによつて受信されるというふうに、データ
の流れをブロツク毎に切替えることにより、ほん
の最小限のパイプライン遅延で実現される。すな
わち、各LFSRは一つおきのデータだけを受信す
る。データがある特定のLFSRに導入されると同
時に、それと同期してデータ・ブロツク長のバツ
フア・メモリにも導入される。一方のLFSRが入
つてくるデータ・ブロツクを復号している間、も
う一方のLFSRは先行するデータ・ブロツクを補
正するための出力信号を供給している。先行する
データ・ブロツクは新しく入つてくるデータ・ブ
ロツクが到来すると、バツフア・メモリから送り
だされる。
上述のように実現された本発明によれば、耐故
障性実時間エラー検出および補正のために最小の
ハードウエアによる解決法が得られる。符号化お
よび復号化の両方に同じ２個のLFSRを使用する
ことにより、ECCモジユールは従来技術のエラ
ー補正装置よりはるかに単純であり、そして復号
プロセスにおいて重要な冗長測定を与える。更に
本発明によれば、従来の方法がバツフア・メモリ
を３データ・ブロツク分も使うのに比べて、１個
分のブロツクしか必要としない。それによつて多
重バツフアをデータが縦続的に移動することによ
つて生ずるパイプライン遅延の問題は著しく減少
される。以下図面を用いて本発明を説明する。
第１図および第２図は本発明の一実施例による
電気的ブロツク図である。両図において、エラー
補正コードモジユールECC１は、デイスクメモ
リ・アクセス（DMAと略称）２とフオーマツ
タ／セパレータ３との間に接続されている。デイ
スクに書き込んでいる間、DMA２からの出力デ
ータ（DOUTHで示す）はECCに入り、そして
マルチプレクサ１１および１３を通つた後、制御
システム１８からの制御信号に応答して第１符号
器／復号器１５および第２符号器／復号器１７に
それぞれ導入される。符号器／復号器１５および
１７は導入された各データ・ブロツクに対するエ
ラー症状を計算し、そしてそれぞれの出力はエラ
ー検出器１９で比較される。フオーマツタ／セパ
レータ３への出力信号（FINHで示す）は、マル
チプレクサ２１を用いて第１符号器／復号器１５
の出力信号をブロツク毎にDMA２からの初めの
データと時分割で乗算することにより復号され
る。このモードでは通常DMA２からのデータが
データフイールドの終りまでフオーマツタ／セパ
レータ３を通過する。その時点で冗長な情報、す
なわちそのブロツクに対する症状がECCモジユ
ール１により付加される。
第３図は、デイスクメモリ・システムにおける
データ・セクタのフイールド位置を示すブロツク
図で、そこにはDMA２からの264バイトの典型
的なデータ・ブロツクおよび第１符号器／復号器
１５によつて供給される症状のための35ビツトの
フイールドの位置が示されている。同時に、
ECCフイールドおよびデータ・ブロツク・フイ
ールドでは2147ビツトの結合されたデータ・ブロ
ツクを構成し、それはデイスクの１セクタに相当
する。
第４図は第２図に示したブロツク図の詳細回路
図で、35段階のLFSRを使用した符号器／復号器
１５および１７の実施例を示す。この例では符号
器／復号器１５および１７の両方のための内部フ
イードバツク路は、次の生成多項式 （X23＋１） ×（X12＋X10＋X9＋X7＋X6＋X4＋１） によつて表わされる35ビツトのフアイア（Fire）
コードに一致するように選択される。したがつ
て、符号器／復号器１５および１７のそれぞれの
出力は、ハードウエア・エラーの発生を除いては
共通の入力に対して電気的に等しい。
第５図は、デイスクが書き込まれているときの
エラー検出器１９とECC１の他の素子との関係
およびこの型の耐故障性符号化に応じたデータ路
を示すブロツ図である。図において、ハードウ
ア・エラーの発生を検出するためのエラー検出器
１９は２個の符号器／復号器のそれぞれの出力を
比較し、もし出力が一致しなければフラグ
EWEHをセツトする。
第６図はデイスク書き込み側で実現されたエラ
ー検出器１９の詳細回路図を示し、そして第４図
に示した符号器／復号器１５および１７の使用に
関連している。また、第６図には、マルチプレク
サ２１および制御システム１８の一部回路図も示
されている。
本発明の他の重要な特徴は、デイスクが読み出
されているときに、実時間でエラー検出および補
正を行うことである。再度第２図を参照すると、
フオーマツタ／セパレータ３からの出力データ
FOUTHは、ECCモジユール１に入る。マルチプ
レクサ１１および１３は、前記到来したデータを
セクタ毎に制御システム１８からの信号に応じて
第１符号器／復号器１５および第２符号器／復号
器１７へ交互に配分する。それぞれの符号器／復
号器と同期して動作するのがバツフア・メモリ２
７であり、それは機能的には１個のセクタの内容
を全部保持するように設計されたシフトレジスタ
である。１個のセクタからのデータがバツフア・
メモリ２７にシフトされると、前のセクタからの
データが排他的論理和ゲート２３を経てDMA２
にシフトされる。制御システム１８は各セクタの
初めにそれぞれの符号器／復号器の機能を切り換
え、そして一方の符号器／復号器が入力データを
復号している間、他方の符号器／復号器は出力デ
ータ内のエラーを探しだし、そして排他的論理和
ゲート２３に補正信号を供給し、バツフア・メモ
リ２７から出力されるデータを補正する。マルチ
プレクサ２５は２個の符号器／復号器からの排他
的論理和ゲート２３へ送りだされる出力を交互に
切替える。この完全なプロセスを第７図に示す。
第７図において、１個のセクタ、例えばセクタ
Ａのデータが符号器／復号器１５およびバツフ
ア・メモリ２７に入力されているとき、先行する
セクタはバツフア・メモリ２７から出力されると
きに排他的論理和ゲート２３で符号器／復号器１
７からの信号により補正される。同様にセクタＡ
が補正されているとき、後続のセクタＡ＋１がバ
ツフア・メモリ２７および復号器１７に入る。
第８図は第４図に示されたマルチプレクサ１１
と１３および符号器／復号器１５と１７と共に使
用されるバツフア・メモリ２７の一例を示すブロ
ツク図である。なお、第８図には、また排他的論
理和ゲート２３および制御システム１８の他の部
分を示す。
各符号器／復号器において、同じLFSRが、符
号化およびエラー補正を伴う復号の両方に使用さ
れる。この後者の復号モードにおいて、データは
符号器／復号器およびバツフア・メモリに同時に
入力される。生成多項式により記述されたデータ
の長さおよび実際のセクタの長さを調整するため
に、データは予めシフトされる。データが入る
と、それぞれのクロツクサイクル毎に多項式分割
される。エラーが発生しなければECCフイール
ドの完成時にはLFSRは全て零でなくてはならな
い。すなわち、多項式分割の剰余は零である。も
し、LFSRが零でなければ補正可能、もしくは補
正不可能なエラーが発生している。それで符号
器／復号器は入力が零の状態で各クロツクサイク
ル毎に一度ずつシフトされる一方、バツフア・メ
モリはそれぞれのクロツクサイクル毎に一度ずつ
シフトアウトされる。この例では、もしエラーが
あればLFSRの最初の23段階にすべて零が表れる
とすぐ、エラーパターンは最後の12段階に置か
れ、したがつて次の12クロツクサイクルでバツフ
ア・メモリから送りだされる。（選択された生成
多項式でトラツプできる最大限のバーストエラー
の長さは12である）。そして出力データ（DINH）
は、復号する間に探しだされたエラーパターンと
一緒になつたバツフア・メモリからのビツトを反
転することにより、排他的論理和ゲート２３でビ
ツト毎に補正される。もしなんらかのビツトが補
正されれば、ECCモジユールは補正可能エラー
として記録し、エラー検出器１９はフラグCDH
をセツトし、一つのセクタの間、保持される。も
しあるセクタの間、ビツトが補正されず、且つ
LFSRが全て零でなければ、エラー検出器１９は
フラグUNERLをセツトし、エラーが補正不可能
であることを示す。デイスクを読みだすのに対応
するエラー検出器１９の詳細回路図を第６図に示
す。補正不可能なエラーが補正可能なエラーとし
て誤つてフラグのセツトがなされ、そして補正を
試みる可能性があるけれども、DMAにある周期
的な冗長度チエツク（CRCと略称）により、こ
のような誤動作の発生が防止される。
結論として本発明は簡単で費用のかからないデ
イジタル信号の耐故障性実時間符号器／復号器を
提供する。これは最少のハードウエア素子を組み
合わせて使うことで達成される。すなわち、２個
の同じLFSRを符号化モードと復号化モードで使
うことである。この組み合わせにより実時間エラ
ー補正を最少のパイプライン遅延で行うことがで
き、同時に符号化プロセスにおける重要な冗長測
度を提供する。
本発明は特別な実施例に関して図示され、説明
しているが、本発明の原理は耐故障性エラー補正
装置を必要とする多くの他の状況に完全に適応で
きる。本発明の意図および範囲からはずれること
なく変更することができ、特に他の種の送信機／
受信機システム、異つたエラー補正コードおよび
第２図に示した本質的な素子のそれぞれを他の回
路で置換することもできる。
【図面の簡単な説明】
第１図、第２図は本発明の一実施例によるエラ
ー補正装置を説明するためのブロツク図、第３図
は本発明装置に適用されるデイスクメモリのデー
タ・セクタを示すブロツク図、第４Ａ〜Ｄ図は第
２図に示した符号器／復号器の詳細回路図、第４
図図は第４Ａ〜Ｄ図の組合せを示す構成図、第５
図はデイスクの書き込み期間における符号器のブ
ロツク図、第６Ａ〜Ｅ図は第２図に示したエラー
検出器および制御回路の詳細回路図、第６図は第
６Ａ〜Ｅ図の組合せを示す構成図、第７図はデイ
スクの読み出し期間における復号器のブロツク
図、第８Ａ〜Ｇ図はバツフア・メモリの詳細回路
図、第８図は第８Ａ〜Ｇ図の組合せを示す構成図
である。 １１，１３，２１，２５：マルチプレクサ、１
５，１７：符号器／復号器、１８：制御回路、１
９：エラー検出器、２７：バツフア・メモリ。

Claims (1)

  1. 【特許請求の範囲】 １ データ処理部とメモリ・ストレージ部との間
    でデイジタル信号を伝送しそして補正するための
    エラー補正コード装置で、次の(イ)〜(ヘ)より成る実
    時間エラー補正装置。 (イ) 前記メモリ・ストレージ部に結合され、そし
    て該メモリ・ストレージ部から出力されるデイ
    ジタル信号の連続データ・ブロツクに関連した
    第１組の制御信号を伝送する制御手段、 (ロ) 前記第１組の制御信号に応答し、そして前記
    デイジタル信号を第１、第２および第３の各チ
    ヤネルに交互に送りだすゲート手段、 (ハ) 前記第１チヤネルを通り前記ゲート手段に結
    合されたバツフア・メモリ、 (ニ) 前記第１組の制御信号に応答して前記第２チ
    ヤネルからのデイジタル信号を受信し、そして
    エラー補正パターンの信号を含む出力信号を送
    りだす第１符号器／復号器、 (ホ) 前記第１組の制御信号に応答して前記第３チ
    ヤネルからのデイジタル信号を受信し、そして
    エラー補正パターンの信号を含む出力信号を送
    りだす第２符号器／復号器、 (ヘ) 前記第１および第２符号器／復号器からのエ
    ラー補正パターンを含む出力信号に従い、前記
    バツフア・メモリから受信したデイジタル信号
    のデータ・ブロツクを補正する補正手段。
JP57169479A 1981-09-28 1982-09-28 実時間エラ−補正装置 Granted JPS58137052A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/306,634 US4455655A (en) 1981-09-28 1981-09-28 Real time fault tolerant error correction mechanism
US306634 1981-09-28

Publications (2)

Publication Number Publication Date
JPS58137052A JPS58137052A (ja) 1983-08-15
JPS631626B2 true JPS631626B2 (ja) 1988-01-13

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ID=23186171

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57169479A Granted JPS58137052A (ja) 1981-09-28 1982-09-28 実時間エラ−補正装置

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US (1) US4455655A (ja)
JP (1) JPS58137052A (ja)

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