JPS587520Y2 - リフレッシュ形記憶装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、記憶装置が緊急制御信号を受信中にリフレッ
シュ要求信号が入力したとき、リフレッシュ動作を優先
させるようなリフレッシュ形記憶装置に関するものであ
る。

例えば、電子交換システムにおいては、第１図に示すよ
うに、二重化された中央制御装置ＣＣＯ。

ＣＣ１が通話路制御装置ＳＰＣあるいは記憶装置ＭＭＯ
〜ｎを制御する。

通常、いずれか一方の中央制御装置ＣＣＯがアクト系と
して交換処理を行い、他方の中央制御装置ＣＣ１はスタ
ンバイ系として待機状態にある。

いｔ、ＣＣＯとＭＭＯの組合せで交換処理が行われてい
たとき、システム障害が発生すると、緊急制御回路ＥＭ
Ａが動作して、ＣＣＯとＭＭｉの組合せに切換えるが、
それでも障害が検出されるときには、アクト系のＣＣＯ
からスタンバイ系のＣＣ１に切替える。

各記憶装置ＭＭＯ〜ＭＭｎに接続されているメモリ・パ
スＢＵＳＯを切離し、他方のメモリ・パスＢＵＳＩに接
続する際、緊急制御回路ＥＭＡから共通リセット信号を
各記憶装置ＭＭＯ〜ＭＭｎに送り、メモリ・パスの接続
を規定している各フリップ・フロップ等を一旦リセット
させた後に系の再構成を行う。

従来、記憶装置ＭＭＯ〜ＭＭｎにコア・メモリ素子を用
いている場合には、特に問題はないが、半導体メモリ素
子のうちリフレッシュを必要とするダイナミック形メモ
リ素子を用いる場合にも、共通リセット信号を受信中は
、リフレッシュ要求信号を受付けないようになっている
。

例えば、リフレッシュ要求信号ＲＥＦＲＱの間隔ＴＲＥ
Ｆは３゜μＳ 、 ＩＪフレッシュ動作サイクル（リフ
レッシュノハルス幅）は約１μｓ、共通リセット信号Ｃ
Ｒ８Ｔのパルス幅は４ｍＳであるため、４ｍＳの間ハリ
フレッシュ動作が実行されず、メモｌＪ素子に貯えられ
ている内容は揮発する。

このために、共通り七ッ）ＣＲ８Ｔ動作が終了した後、
記憶装置の内容が使用できなくなり、再書込みする必要
が生じる。

本考案の目的は、このような欠点を除去するため、共通
リセット信号受信中にリフレッシュ要求信号が入力した
場合、共通リセット信号をリフレッシュ信号により押え
ることにより、リフレッシュ信号を優先させ、メモリ素
子へのリフレッシュ動作を可能にして、メモリ内容の揮
発を防止するとともに、リフレッシュ動作に関係のない
回路のリセット動作はリフレッシュ期間中も実行するこ
とにある。

本考案によるリフレッシュ形記憶装置は、リフレッシュ
を必要とするダイナミック形記憶素子を有し、内部レジ
スタ類をリセットする信号とリフレッシュ要求信号を外
部から受信する記憶装置において、上記リセット信号の
受信中にリフレッシュ要求信号を受信すると、該リフレ
ッシュ要求信号により上記リセット信号を抑制して、記
憶素子ヘノリフレッシュ動作を行うゲート手段、釦よび
リフレッシュ動作に関係のない回路に対してはリフレッ
シュ動作期間中もリセット動作を行うゲート手段を設け
ることを特徴とするものである。

以下、本考案の実施例を図面により説明する。

第２図はリフレッシュ形記憶装置と中央制御装置の接続
図、第３図は記憶装置の信号受付制御部の接続図、第４
図ａ、ｂは第３図におけるリード・ライト動作とリフレ
ッシュ動作のタイミング・チャート、第５図、第６図は
従来および本考案におけるリセット動作とリフレッシュ
動作のタイミング・チャートである。

第２図に示すように、１台の中央制御装置ＣＣと各リフ
レッシュ形記憶装置ＭＭＯ〜ＭＭｎとは、３本の信号線
、すなわちリフレッシュ指令信号線ａ、メモリ要求、ア
ドレス、データの信号線すおよび緊急制御線Ｃで結合さ
れている。

システム全体の動作に重大な影響を及ぼす障害を、特に
システム障害として区別するが、このシステム障害が発
生したときは、緊急制御回路ＥＭＡを起動して金物的に
処理系の確立を図る。

システム障害としては、障害検出タイマのオーバフロー
、中央制御装置ＣＣ間のシステム・モードの不一致、ク
ロック供給系の不一致、電源断、クロック断等がある。

緊急制御回路ＥＭＡは、各中央制御装置ＣＣからの起動
信号により処理を開始し、中央制御装置ＣＣのシステム
・モード、プロセッサ・モードあるいはＣＣ−ＭＭの接
続構成を切替えて、プログラム処理が可能な系を見出す
ように試みる。

そして、接続構成を切替える前に、各記憶装置ＭＭＯ〜
ＭＭｎに対して共通リセット信号を送出し、内部レジス
タ類をリセットさせる。

記憶装置ＭＭの信号入力部は、第３図に示すように、メ
モリ・アクセス要求信号ＭＭＲＱを受けるレジスタＲＥ
ＧＡと、リフレッシュ要求信号ＲＥＦ”ＲＱを受けるレ
ジスタＲＥＧＢと、両要求信号のいずれか１つを受付け
てタイミング回路ＴＩＭα汀を動作させるレジスタＲＥ
ＧＣと、リフレッシュ要求信号ＲＥＦＲＱを受けると、
タイミング回路ＴＩＭＣＣＴからの制御によってリフレ
ッシュ動作を行うリフレッシュ回路ＲＥＦＣＣＴと、共
通リセット信号ＣＲ８Ｔを受けてリフレッシュ動作に関
係あるレジスタＲＥＧＣとメモリ・アクセス要求信号Ｍ
ＭＲＱ を受けるレジスタＲＥＧＡにリセット信号Ｒ８
ＴＡを送るゲートＧ１と、共通リセット信号ＣＲ８Ｔを
受けてリフレッシュ動作に関係ないレジスタＲＥＧＤに
リセット信号Ｒ８ＴＢを送出するゲートＧ２から構成さ
れている。

レジスタＲＥＧＤは記憶装置ＭＭの中央制御装置ＣＣか
ら設定された設定番号を記憶するものやパス線との接続
制御を行うものを含んでいる。

なお、リフレッシュ回路ＲＥＦＣＣＴ（リフレッシュす
べきアドレスを指定するための図示されないリフレッシ
ュ・アドレス・カウンタを含む）はリセット信号Ｒ８Ｔ
Ａ、Ｒ８Ｔ Ｂによってはリセットされず、リフレッシ
ュ・アドレス・カウンタはリセット信号に対し無条件に
サイクリックに更新されるものである。

またリセット信号Ｒ８ＴＢによるリフレッシュ動作に関
係ない回路のリセットは、リフレッシュ動作期間中も可
能である。

い１１ リード・ライト動作Ｒ／Ｗとリフレッシュ動作
ＲＥＦのみを考えた場合、その動作タイム。

チャートは第４図ａおよびｂに示すようになる。

メモリ・アクセス要求信号ＭＭＲＱのサイクルＴｃに対
して、リフレッシュ要求信号ＲＥＦＲＱは間隔ＴＲＥＦ
で割込み、リフレッシュ回路ＲＥＦＣＣＴを動作させる
。

メモリ・アクセス要求信号ＭＭＲＱの次に、リフレッシ
ュ要求信号ＲＥＦＲＱが入力した場合には、第４図すに
示すように、前のサイクルでレジスタＲＥＧＡがセット
され、それによりレジスタＲＥＧＣがセットされると、
タイミング回路ＴＩＭＣＣＴが動作してリード・ライト
動作Ｒ／Ｗが行われる。

そして、タイ□ング回路ＴＩＭＣＣＴから一定時間後、
ゲートＧ１にタイミング回路を送出することにより、リ
セット信号Ｒ８ＴＡが出てレジスタＲＥＧＣおよびレジ
スタＲＥＧＡをリセットさせる。

同じようにして、次のサイクルでレジスタＲＥＧＢがセ
ットされ、それによりレジスタＲＥＧＣがセットしたと
き、タイミング回路’ｌ’１ＭＣＣＴが動作すると同時
に、レジスタＲＥＧＢのセット出力とタイミング回路Ｔ
ＩＭＣＣＴの制御によりリフレッシュ回路ＲＥＦＣＣＴ
が動作する。

タイ□ング回路ＴＩＭ ＣＣＴ からゲー）Ｇ１に送ら
れる信号によりリセット信号Ｒ８ＴＡが作られ、レジス
タＲＥＧＣ釦よびレジスタＲＥＧＢがリセットされる。

次に、共通リセット信号ＣＲ８Ｔが入力した場合、従来
は、第５図に示すようにゲー）Ｇ１ 、Ｃ２を通ったリ
セット信号Ｒ８ＴＡ、Ｒ８ＴＢがレジスタＲＥＧＣおよ
びレジスタＲＥＧＤをリセットするため、その期間中、
リード・ライト動作Ｒ／’Ｗは勿論のこと、リフレッシ
ュ動作ＲＥＦも実行できない。

本考案においては、第６図に示すように、共通リセット
信号ＣＲ８Ｔが入力しているＴ の期Ｒ８Ｔ 間中に、リフレッシュ要求信号ＲＥＦＲＱが入力したな
らば、レジスタＲＥＣＢがセット優先形の７リツプフロ
ツプであるから、リフレッシュ要求信号ＲＥＦ ＲＱが
レジスタＲＥＧＢにセットされる。

従って、インヒピット端子付ゲートＧ３からは共通り七
ツ）ＣＨ３Ｉが出力されないので、リセット信号Ｒ８Ｔ
Ａが発生しない。

それによシレジスタＲＥＧＣをＴｃの期間だけセットし
、タイミング回路ＴＩＭＣＣＴを駆動してリフレッシュ
回路ＲＥＦＣＣＴを動作させる。

したがってＴ の期間だけはリフレッシュ動作中となり
、その期間はレジスタＲＥＧＢのセット出力によりゲー
トＧ１を閉じて、共通リセット信号ＣＲ８Ｔの入力を阻
止する。

ただし、ゲートＧ２は開いているため、リセット信号Ｒ
８ＴＢでレジスタＲＥＧＤをリセットする。

リフレッシュ・サイクルＴＲゆごとに、リフレッシュ要
求信号ＣＲ８Ｔが入力するので、共通リセット信号ＣＲ
８Ｔを受信中のときは、上述のようにして、レジスタＲ
ＥＧＤ等のレジスタ類をリセットしながら、リフレッシ
ュ動作ＲＥＦを実行することができる。

このように、本考案によれば、共通リセット信号の受信
中であっても、リフレッシュ要求信号が受信されると、
メモリを制御しないレジスタ類はその１筐リセツトさせ
ながら、メモリを制御するレジスタ類のみリフレッシュ
動作期間だけ動作させて、リフレッシュ動作を優先させ
るので、メモリ内容の揮発は防止され、したがってシス
テム系再構成後のメモリへの再書込みは不要となる。

【図面の簡単な説明】

第１図は電子交換システムの制御系統図、第２図はリフ
レッシュ形記憶装置と中央制御装置の接続図、第３図は
本考案の一実施例を示す記憶装置の信号入力部の接続図
、第４図ａ、ｂは第３図のリード・ライト動作とリフレ
ッシュ動作のタイム・チャート、第５図、第６図は従来
と比較した本考案にむけるリセット動作とリフレッシュ
動作のタイム・チャートである。 ＭＭＯ〜ＭＭｎ：記憶装置、ＥＭＡ：緊急制御回路、Ｃ
ＣＯ、ＣＣ１：中央制御装置、ｓｐｃ ：通話路制御装
置、ＭＥＭ：メモリ素子配列、ＴＩＭＣＣＴ ：タイミ
ング回路、ＲＥＦＣＣＴ：リフレッシュ回路、ＭＭＲＱ
：メモリ・アクセス要求信号、ＲＥＦＲＱ：リフレッシ
ュ要求信号、ＣＨ３Ｉ：共通リセット信号、ＲＥＣＡ、
Ｂ、Ｃ，Ｄ：レジスタ、Ｇｌ 、Ｇ２：ゲート回路、Ｒ
８ＴＡ、Ｒ８ＴＢ：リセット信号。

Claims (1)

【実用新案登録請求の範囲】
1. リフレッシュを必要とするダイナミック形記憶素子を有
   し、内部レジスタ類をリセットする信号とリフレッシュ
   要求信号を外部から受信する記憶装置において、上記リ
   セット信号の受信中にリフレッシュ要求信号を受信する
   と、該リフレッシュ要求信号により上記リセット信号を
   抑制して、記憶素子へのリフレッシュ動作を行うゲート
   手段、およびリフレッシュ動作に関係のない回路に対し
   てはリフレッシュ動作期間中もリセット動作を行うゲー
   ト手段を設けることを特徴とするリフレッシュ形記憶装
   置。