JPS61250766A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 共通のメモリ装置に、複数の処理装置がアクセスするシ
ステムの、アクセス制御方式である。メモリ装置のアク
セス処理時間を処理装置で独立に計時して制御信号を発
生することにより、通常はメモリ装置から発生される、
いわゆるレディ信号の発生回路を、メモリ装置から不要
にする。

〔産業上の利用分野〕

本発明は、共通のメモリ装置に、複数の処理装置がアク
セスするシステムの、アクセス制御方式情報処理装置等
において、複数の処理装置が共通のメモリ装置にアクセ
スする場合には、共通の制御装置によって、アクセスの
競合を制御するようにされる。

制御装置はメモリ装置の使用状態を監視して、制御する
ために、通常メモリ装置から所要の信号を受けるように
し、メモリ装置にはこのための、なにがしかの制御回路
が設けられる。

そのような構成において、メモリ装置が、例えば読み書
き可能な通常のメモリの他に、読み出し専用メモリ等、
アクセス時間等の異なる複数種類のメモリを含んで構成
される場合には、それぞれの個別の制御回路のために、
システムが高価になり易い。

〔従来の技術と発明が解決しようとする問題点〕第２図
は、メモリ装置に２台の処理装置がアクセス可能なシス
テムの一構成例ブロック図である。

処理装置ｌ及び２は、制御装置３を介して、メモリ装置
にアクセスすることができる。

メモリ装置は、例えばいわゆるＲＡＭからなるメモリ装
置４と、例えばいわゆるＲＯＭからなるメモリ装置５か
らなる。

メモリ装置５は、例えば電源断の期間を通じて保持する
必要のある情報を記憶することを目的として、比較的低
速のＲＯＭメモリ素子を使用して構成され、システムの
稼動中は、例えばメモリ装置５から、比較的高速のメモ
リ装置４へ、所要の情報を転送しておいて、メモリ装置
４上で使用する。

従って、このような用途のメモリ装置５に対するアクセ
ス顧度は、比較的小さく、且つ、メモリ装置５には、実
際には処理装置１のみが、前記転送のためにアクセスす
るのみで、処理装置２はアクセスしないように運用され
る。

処理装置１がメモリ装置にアクセスする場合には、アド
レスレジスタ６にアクセス先の記憶アドレスをセットし
、フリップフロップ７をオンにして、アクセス要求線８
に要求信号を送出する。

制御装置３の選択部７は、画処理装置からのアクセス要
求線８及び１０を監視し、要求信号の上がったものから
、優先制御によって一方（今の場合、処理装置１とする
）を選択し、そのアドレスレジスタ６の出力が通過する
ように、マルチプレクサ１１を制御する。

こ−で、記憶アドレスの上位の所定ビット列部分１２は
、メモリ装置４及び５の指定に使用されるものとし、ビ
ット列１２はデコーダ１３でデコードされて、選択信号
［１４又は１５の一方に選択信号を出力する。

記憶アドレスの下位ビット列は、両メモリ装置へ並列に
転送されるが、選択信号＆！１４．１５で選択された側
のみで受信され、アクセス動作が実行される。

この間に、選択部９は、メモリ装置４及び５のレディ制
御回路１６及び１７の出力するレディ信号線１８．１９
の信号を監視し、何れもオンでないことにより、アクセ
ス要求を受は付け、その後メモリ装置４又は５の起動に
より、レディ信号線１８又は１９がオンになると、それ
がオフに復すまで、アクセス要求を受は付けた状態を保
持する。

メモリ装置４．５では、選択信号線１４．１５の信号に
より選択されて、アドレスを受信すると、レディ制御回
路１６又は１７が、レディ信号線１８又は１９にオン信
号を送出し、アクセス動作を完了すると、オフに戻すよ
うに制御し、各メモリ装置の動作中を表示する。

処理装置２の場合にも、アドレスレジスタ２ｏ、フリ７
プフロツプ２１を使用することにより、前記の処理装置
１の場合と同様にしてアクセスすることができる。

以上の構成によれば、メモリ装置４及び５には、それぞ
れのレディ制御回路１６及び１７を設ける必要がある。

しかし、前記のようなメモリ装置４．５の使用状況を考
慮すると、メモリ装置５のレディ制御回路１７は、殆ど
休止状態に置かれることになるので、メモリ装置４の場
合に比較して、極めて利用効率が悪いので、割高のコス
トになる。

〔問題点を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

処理装置１には、タイマ機構２２が設けられ、タイマ機
構２２の出力は制御装置３の選択部９に接続される。

〔作用〕

処理装置１は、メモリ装置５にアクセスするとき、タイ
マ機構２２を起動する。

タイマ機構２２の出力は、選択部９に接続され、所定の
時間、出力をオンにすることにより、従来のメモリ装置
５のレディ信号と同等の効果を与える。

従って、この構成により、メモリ装置５のレディ制御回
路１７は不要になる。

〔実施例〕

第１図において、処理袋Ｗ１は、メモリ装置４にアクセ
スする場合には、従来と全く同様の制御による。

メモリ装置５にアクセスする場合には、従来と同様に、
アドレスレジスタ６に記憶アドレスをセットし、フリッ
プフロップ７をオンにしてアクセス要求を発行すると共
に、本発明のタイマ機構２２を起動する。

タイマ機構２２は起動されると、出力信号線２３をオン
にし、メモリ装置５のアクセス処理時間として、予定さ
れる時間より短くならないように設定した時間の間、オ
ン状態を続けた後、オフに復旧する。

この出力信号線２３は、従来のメモリ装置５のレディ信
号線１９に代わって、制御装置３の選択部９に接続され
るので、選択部９は、従来と同様に動作して、出力信号
線２３がオンの間、処理装置１のメモリ装置５へのアク
セス要求を受は付けた状態を継続する。従って、メモリ
装置５は従来通りアクセス動作を実行することができる
。

なお、以上において、タイマ機構２２は、独立のタイマ
を持つ機構のように説明したが、処理装置ｌに、汎用の
タイマがある場合には、該タイマにより計時する時間の
間、１個の７９７１７０７１回路をオンにセットするよ
うに、例えば制御用ファームウェアを設けることによっ
て、タイマ機構２２が実現され得ることは明らかである
。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、メモ
リ装置のレディ制御回路を不要、にするので、システム
の経済性を改善するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の実施例構成ブロック図、第２図は従来
の一構成例ブロック図である。 図において、 ！、２は処理装置、　　３は制御装置、４．５はメモリ
装置、 ６．２０はアドレスレジスタ、 ７．２１はフリップフロップ、 ８．１０はアクセス要求線、 ９は選択部、　　　　　１１はマルチプレクサ、１３は
デコーダ、　　　　１４．１５は選択信号線、１６．１
７はレディ制御回路、 １８．１９はレディ信号線、２２はタイマ機構、２３は
出力信号線

Claims (1)

1. 【特許請求の範囲】 複数の処理装置（１、２）が、制御装置（３）を介して
   、共通のメモリ装置（４、５）にアクセスするに際し、 該処理装置（１）に設けられ、 該メモリ装置（５）に対するアクセス要求の発行によっ
   て起動して、該メモリ装置（５）がアクセス処理に要す
   る、所定の予定時間を計時し、 及び、該時間に所定の信号を該制御装置に対して発生す
   る手段（２２）を有することを特徴とするメモリアクセ
   ス制御方式。