JPS587870A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS587870A JPS587870A JP56105934A JP10593481A JPS587870A JP S587870 A JPS587870 A JP S587870A JP 56105934 A JP56105934 A JP 56105934A JP 10593481 A JP10593481 A JP 10593481A JP S587870 A JPS587870 A JP S587870A
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- Japan
- Prior art keywords
- high resistance
- contact
- region
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
仁の発＠は、絶縁ゲート履亀界劫釆トッｙジスタのゲー
ト保護、ならびに保護ダイオードのＰ−Ｎｉｌ舎の破壊
を防止できる保護回路を備え九牛導体集積−路装置に関
する。
ト保護、ならびに保護ダイオードのＰ−Ｎｉｌ舎の破壊
を防止できる保護回路を備え九牛導体集積−路装置に関
する。
一般に、半導体集積−路装置は多数の入力および出力端
子を有するが、これらの端子には静電気、過渡舅象尋の
さけることのｍｓな高電圧が印加されることがあり、装
蝋破壊の大きな景因の一つとなっている・このような、
為電圧印加によるゲート絶縁破壊を防止するため、従来
は第１図あるいは第２図に示すような、保瞼ダイオード
を利用してゲートにダイオードの耐圧以上の高電圧が印
加されるのを防止する保皺回路が設けられている。この
ような保護回路においては、保瞼ダイオードの耐圧を低
く設定し、ゲートにかかる電圧をよシ低くおさえてやる
ことで保−効果を上げることができる。
子を有するが、これらの端子には静電気、過渡舅象尋の
さけることのｍｓな高電圧が印加されることがあり、装
蝋破壊の大きな景因の一つとなっている・このような、
為電圧印加によるゲート絶縁破壊を防止するため、従来
は第１図あるいは第２図に示すような、保瞼ダイオード
を利用してゲートにダイオードの耐圧以上の高電圧が印
加されるのを防止する保皺回路が設けられている。この
ような保護回路においては、保瞼ダイオードの耐圧を低
く設定し、ゲートにかかる電圧をよシ低くおさえてやる
ことで保−効果を上げることができる。
館１図は入力保護回路を示すもので、入力パッド１１に
供給された信号は、拡散抵抗Ｒを介して内ｗＡＩｇ回路
を構成するトランジスタＴｒ１のゲートに供給される。
供給された信号は、拡散抵抗Ｒを介して内ｗＡＩｇ回路
を構成するトランジスタＴｒ１のゲートに供給される。
そして、入力バッド１ノにサージ電圧が印加されると、
上記拡散抵抗Ｒと半導体基板とによって形成されたツェ
ナーダイオードＤｓがブレークダウン状塾となり、サー
ジ電圧は短絡されるため、内部回路を構成するトランジ
スタＴｒＪのゲートは保１１される。
上記拡散抵抗Ｒと半導体基板とによって形成されたツェ
ナーダイオードＤｓがブレークダウン状塾となり、サー
ジ電圧は短絡されるため、内部回路を構成するトランジ
スタＴｒＪのゲートは保１１される。
４２ｍは出力保譲回路を示すもので、内部回路を構成す
るトランジスタＴｒＪあるＶｈＦｉＴｒｌの擲遍、非尋
過状態により、その接続点から供＆！された出力信号は
、保ｌｌｉ抵抗Ｒを介して出力パッド１ｚに供給される
。そして、この出力パッド１２にサージ電圧が印加され
るとツェナーダイオードＤＩがブレークダウン状態とか
り、サージ電圧が短絡されるようにして成る。
るトランジスタＴｒＪあるＶｈＦｉＴｒｌの擲遍、非尋
過状態により、その接続点から供＆！された出力信号は
、保ｌｌｉ抵抗Ｒを介して出力パッド１ｚに供給される
。そして、この出力パッド１２にサージ電圧が印加され
るとツェナーダイオードＤＩがブレークダウン状態とか
り、サージ電圧が短絡されるようにして成る。
第３図は、上記銖験回路（ツェナーダイオードＤｚおよ
び保験抵抗Ｒ）の断面構成図で、Ｐ朦の半導体基板ＩＳ
上ｌこ、フィールド反転電位を上げるためのイオン注入
によるＰ＋拡散層Ｊ４が設けられる。そして、この拡散
層１４上にシリコン酸化膜１５が形成され、この叡化膜
１５をバターニング後、Ｎ の拡散領域１６が形成され
る。このようにして形成された基板上にシリコン酸化膜
の気相成長層１１が被！ｊＩされ、この気相成長層１１
をバターニング後、パッド。
び保験抵抗Ｒ）の断面構成図で、Ｐ朦の半導体基板ＩＳ
上ｌこ、フィールド反転電位を上げるためのイオン注入
によるＰ＋拡散層Ｊ４が設けられる。そして、この拡散
層１４上にシリコン酸化膜１５が形成され、この叡化膜
１５をバターニング後、Ｎ の拡散領域１６が形成され
る。このようにして形成された基板上にシリコン酸化膜
の気相成長層１１が被！ｊＩされ、この気相成長層１１
をバターニング後、パッド。
配線等にアルミニウム１８が蒸着されて成る。
ここで、保験抵抗ＲＦｉＮ の拡散層ノロ、ツェナー
ダイオードＤｚはＮ の拡＊Ｎ１１６と半褥体基板１１
１４こよってそれぞｎ桝ａされる。
ダイオードＤｚはＮ の拡＊Ｎ１１６と半褥体基板１１
１４こよってそれぞｎ桝ａされる。
しかし、このような構成の保験回路では、ゲート絶縁破
壊は防止できても保−ダイオードのＰ−Ｎ接合の接合破
壊が充分＆−できなり欠点かめる。すなわち、第３図に
示したよりなほぼ均一な拡散の深さで形成された拡散層
Ｉ６の場合、コンタクト部付近のＮ＠域とフィールド反
転電圧を上げるために設けられ良Ｐ 領域１４との接合
部１９の耐圧が低い０このため、高電圧印加時における
保饅ダイオードＤｚのブレークダウン時に生ずる過電流
がこの部分１ｇに集中しやすく、コンタクト部付近の接
合部ノ９でのジャンクシ画ン破壊を招き易−０ この発明は、上記のような事情に鑑みてなされｆｃもの
で、その目的とするところは、適大入力印加時のコンタ
クト近辺のＰ−Ｎｉ１合での電流集中を緩和してジャン
クション４；１ｉＬＪ１１を防止し拡散層の有する保Ｓ
徴能を有効に利用できる牛導体集棟回路装置を提供する
ことである。
壊は防止できても保−ダイオードのＰ−Ｎ接合の接合破
壊が充分＆−できなり欠点かめる。すなわち、第３図に
示したよりなほぼ均一な拡散の深さで形成された拡散層
Ｉ６の場合、コンタクト部付近のＮ＠域とフィールド反
転電圧を上げるために設けられ良Ｐ 領域１４との接合
部１９の耐圧が低い０このため、高電圧印加時における
保饅ダイオードＤｚのブレークダウン時に生ずる過電流
がこの部分１ｇに集中しやすく、コンタクト部付近の接
合部ノ９でのジャンクシ画ン破壊を招き易−０ この発明は、上記のような事情に鑑みてなされｆｃもの
で、その目的とするところは、適大入力印加時のコンタ
クト近辺のＰ−Ｎｉ１合での電流集中を緩和してジャン
クション４；１ｉＬＪ１１を防止し拡散層の有する保Ｓ
徴能を有効に利用できる牛導体集棟回路装置を提供する
ことである。
以下、この発明の一実施例につ―才（６）肉を参蝋して
Ｉｌｉ！明する。
Ｉｌｉ！明する。
無４６！ｕ（ａ）、（ｂ）はそれぞれその構成を示すも
ので、葎）鮪はパターン平面図、（ｂ）−は断面構成図
である。すなわち、コンタクトの１ｍ８囲にディプレッ
ション製トランジスタを配設して高抵抗領域としたもの
で、半導体基板１３上にＰ 拡散層１４．シリコン酸化
膜１５、およびＮ 拡散領域１ｔｊ１ｋ１Ｍ次形成後、
上記Ｎ 拡散領域１６と入力パッド１８とのコンタクト
部ＣＨを囲むように＝の字形にポリシリコンゲートのデ
ィプレッション製トランジスタＴｒＤを形成する。
ので、葎）鮪はパターン平面図、（ｂ）−は断面構成図
である。すなわち、コンタクトの１ｍ８囲にディプレッ
ション製トランジスタを配設して高抵抗領域としたもの
で、半導体基板１３上にＰ 拡散層１４．シリコン酸化
膜１５、およびＮ 拡散領域１ｔｊ１ｋ１Ｍ次形成後、
上記Ｎ 拡散領域１６と入力パッド１８とのコンタクト
部ＣＨを囲むように＝の字形にポリシリコンゲートのデ
ィプレッション製トランジスタＴｒＤを形成する。
図において、ＰａはトランジスタＴｒＤのポリシリコン
ゲート、ｃはチャンネルである０通常、高抵抗領域には
大きな面積を必要とするが、例えば第５図（ａ）、（ｂ
）にそれぞれ示すように、−）図の負荷抵抗Ｒ２をトラ
ンジスタＴｒ４のゲートとドレインを短絡して置換する
ことによって微小面積で高抵抗を得られるように、トラ
ンジスタを高抵抗領域として用いることができる。
ゲート、ｃはチャンネルである０通常、高抵抗領域には
大きな面積を必要とするが、例えば第５図（ａ）、（ｂ
）にそれぞれ示すように、−）図の負荷抵抗Ｒ２をトラ
ンジスタＴｒ４のゲートとドレインを短絡して置換する
ことによって微小面積で高抵抗を得られるように、トラ
ンジスタを高抵抗領域として用いることができる。
４６図（ａ）”、（ｅ）はそれぞれ、上記ディプレッシ
ョン製トランジスタＴｒＤの形成方法を説明するための
−である０すなわち、（ａ）図に示すように、Ｐ形の半
導体基板１３上にＰ 領域１４゜シリコン酸化膜１５を
順次形成する。そして、トランジスタＴｒＤのゲート絶
縁層となるシリコン酸化膜２０を形成して、その上にフ
ォトレジスト２１を塗布し、このフォトレジスト２１を
バターニングする。さらに、上記ノくターン形成された
フォトレジスト２１の開口部を通してリン（Ｐ”ＪＪ）
又はヒ累（Ａ島）のイオン注入を行なう。この状態を（
ｂ）図に示す。次に、フォトレジスト２１を除去し、ｉ
スフ形成後エツチングを竹なってトランジスタＴｒＤの
ゲート絶縁層を残して上記イオン注入部のシリコン酸化
膜２０を除去すると（Ｃ）図に示すようになる。
ョン製トランジスタＴｒＤの形成方法を説明するための
−である０すなわち、（ａ）図に示すように、Ｐ形の半
導体基板１３上にＰ 領域１４゜シリコン酸化膜１５を
順次形成する。そして、トランジスタＴｒＤのゲート絶
縁層となるシリコン酸化膜２０を形成して、その上にフ
ォトレジスト２１を塗布し、このフォトレジスト２１を
バターニングする。さらに、上記ノくターン形成された
フォトレジスト２１の開口部を通してリン（Ｐ”ＪＪ）
又はヒ累（Ａ島）のイオン注入を行なう。この状態を（
ｂ）図に示す。次に、フォトレジスト２１を除去し、ｉ
スフ形成後エツチングを竹なってトランジスタＴｒＤの
ゲート絶縁層を残して上記イオン注入部のシリコン酸化
膜２０を除去すると（Ｃ）図に示すようになる。
そして、上記のようにして形成した基板上にポリシリコ
ン層Ｐｏを被接し、フォトレジストｘｚｔ−塗布して所
定の形状にノくターニングを行な、う・このＳａｔω）
−に示す０次に、トランジスタのソース、ドレインとな
る部分にＮ の不＃１−拡歓を行なって、（・）図に示
すようなトランジスタＴｒＤが構成される。
ン層Ｐｏを被接し、フォトレジストｘｚｔ−塗布して所
定の形状にノくターニングを行な、う・このＳａｔω）
−に示す０次に、トランジスタのソース、ドレインとな
る部分にＮ の不＃１−拡歓を行なって、（・）図に示
すようなトランジスタＴｒＤが構成される。
その後、シリコン酸化膜の気相成長服１７、アルミニウ
ムのパッド、配置１８叫を形成して成る。
ムのパッド、配置１８叫を形成して成る。
このように＊ｉδれた回路にサージ眸の高電圧が印加さ
れえ場合、コンタクトの周囲が上記高抵抗領域でｉ！ｌ
まれているため、ダイオードのブレークダウンによって
生ずる過電流はこの高抵抗領域で制限８ｎｓコンタクト
周辺のＰ−Ｎ接合への過電流集中を防止することができ
ゐ。
れえ場合、コンタクトの周囲が上記高抵抗領域でｉ！ｌ
まれているため、ダイオードのブレークダウンによって
生ずる過電流はこの高抵抗領域で制限８ｎｓコンタクト
周辺のＰ−Ｎ接合への過電流集中を防止することができ
ゐ。
まえ、内部回路へは拡散層を介して伝達され、この拡散
層によって電位が充分下げられる丸め、内ｉｔｔｔｍ路
も充分に保−することができる。
層によって電位が充分下げられる丸め、内ｉｔｔｔｍ路
も充分に保−することができる。
第７ｇ！１（ａ）、（ｂ）は、上記トランジスタＴｒＤ
の変形儒を示すもので、（ａ）図はパターン平面図、伽
）―は断面構成図である。すなわち、トランジスタＴｒ
Ｄのゲート絶縁膜２０とシリコン酸化＠１ｇを接合配置
し、ポリシリコンゲー）Ｐ。
の変形儒を示すもので、（ａ）図はパターン平面図、伽
）―は断面構成図である。すなわち、トランジスタＴｒ
Ｄのゲート絶縁膜２０とシリコン酸化＠１ｇを接合配置
し、ポリシリコンゲー）Ｐ。
をコンタクト側のＮ＋拡散珈に一続したもので、このよ
うな偽ｆＪえにおいても上記実施例と同様優こコンタク
ト周辺のＰ −Ｎｉｉｋ合への過％訛集中を防止でき同
様な効果が得られる。
うな偽ｆＪえにおいても上記実施例と同様優こコンタク
ト周辺のＰ −Ｎｉｉｋ合への過％訛集中を防止でき同
様な効果が得られる。
なお、上記実施例では入力保麟−鮎について説明したが
、同様にして出力保護回路に設けても良いのはもちろん
である。
、同様にして出力保護回路に設けても良いのはもちろん
である。
以上説明したようにこの発明によれは、コンタクトｊＩ
ｉｉ囲にディプレッション温トランジスタを配設するこ
とによシ過寛圧印加時の過匍、流により発生し易いコン
タクト近辺でのジャンクション破壊を効果的に防止でき
る半導休業積回路装置が得られる。
ｉｉ囲にディプレッション温トランジスタを配設するこ
とによシ過寛圧印加時の過匍、流により発生し易いコン
タクト近辺でのジャンクション破壊を効果的に防止でき
る半導休業積回路装置が得られる。
第１図、第２１はそれぞれ従来の牛導体集積回路装置に
おける入力保睦（ロ）路および出力保鰻回路を示す図、
第３図は上記第１図、第２図の ゛回路における
保−ダイオードと拡散層のパターン栖成例を示す断面図
、第４図（ａ） 、 （ｂ） ？−１それぞれこの発明
の一実施例に係る半導体集＆同Ｍｊ！翫の入出力保−回
路におけるコンタク）Ｎのパターン平面−およびその断
面栴１１組５図（ａ）。 （ｂ）ｔ：Ｌそれぞれ抵抗素子のテッグ占有面槓を説明
するための回路図、第６図（ａ）〜（ｅ） ｌｄそれぞ
れ脳４図−）、（ｂ）のティプレッション型トンンジス
タの形成方法を説明するための図、鮪７図（ａ） 、
（ｂ）はそれ七〇上記ディプレッション梨トランジスタ
の変形構成例を示すパターン平面図および−［！［］構
成図である。 ＴｒＤ・・・高抵抗−域（ディプレッション形トランジ
スタ） 、ＣＨ・・・コンタクト部。 出願人代理人 弁理士 鈴 江 武 彦第１図
＄２ ｖ！Ｊ 第４図 ｊｌＩｓ 図 （ａ） （ｂ） 第６図
おける入力保睦（ロ）路および出力保鰻回路を示す図、
第３図は上記第１図、第２図の ゛回路における
保−ダイオードと拡散層のパターン栖成例を示す断面図
、第４図（ａ） 、 （ｂ） ？−１それぞれこの発明
の一実施例に係る半導体集＆同Ｍｊ！翫の入出力保−回
路におけるコンタク）Ｎのパターン平面−およびその断
面栴１１組５図（ａ）。 （ｂ）ｔ：Ｌそれぞれ抵抗素子のテッグ占有面槓を説明
するための回路図、第６図（ａ）〜（ｅ） ｌｄそれぞ
れ脳４図−）、（ｂ）のティプレッション型トンンジス
タの形成方法を説明するための図、鮪７図（ａ） 、
（ｂ）はそれ七〇上記ディプレッション梨トランジスタ
の変形構成例を示すパターン平面図および−［！［］構
成図である。 ＴｒＤ・・・高抵抗−域（ディプレッション形トランジ
スタ） 、ＣＨ・・・コンタクト部。 出願人代理人 弁理士 鈴 江 武 彦第１図
＄２ ｖ！Ｊ 第４図 ｊｌＩｓ 図 （ａ） （ｂ） 第６図
Claims (1)
- （１）入力信号あるりは出力信号を保護抵抗および保−
ダイオードをｓｇする不純物拡散層を介して入力ある埴
は出力し、上記不純物拡散層と配−とのコンタク）部の
周囲の不純物拡散層周辺部に高抵抗領域を有する保１１
回路を設は次ことを特徴とする半導体集積回路装置。 （至）上記高抵抗領域は１、ディプレッジ曹ン型ト２ン
ジスタから威ることを特徴とする特許請求の範■菖１項
記載の半導体集積回路装置Ｏ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105934A JPS587870A (ja) | 1981-07-07 | 1981-07-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105934A JPS587870A (ja) | 1981-07-07 | 1981-07-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS587870A true JPS587870A (ja) | 1983-01-17 |
| JPH0237112B2 JPH0237112B2 (ja) | 1990-08-22 |
Family
ID=14420673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105934A Granted JPS587870A (ja) | 1981-07-07 | 1981-07-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04100106U (ja) * | 1991-02-12 | 1992-08-28 | ||
| EP0562352A3 (ja) * | 1992-03-26 | 1994-01-05 | Texas Instruments Inc |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127695U (ja) * | 1990-04-03 | 1991-12-24 |
-
1981
- 1981-07-07 JP JP56105934A patent/JPS587870A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04100106U (ja) * | 1991-02-12 | 1992-08-28 | ||
| EP0562352A3 (ja) * | 1992-03-26 | 1994-01-05 | Texas Instruments Inc | |
| US5350932A (en) * | 1992-03-26 | 1994-09-27 | Texas Instruments Incorporated | High voltage structures with oxide isolated source and resurf drift region in bulk silicon |
| KR100301917B1 (ko) * | 1992-03-26 | 2001-10-22 | 윌리엄 비. 켐플러 | 고전압전력트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237112B2 (ja) | 1990-08-22 |
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