JPS607497Y2 - Ｍｏｓトランジスタの保護デバイス - Google Patents
Ｍｏｓトランジスタの保護デバイスInfo
- Publication number
- JPS607497Y2 JPS607497Y2 JP4597380U JP4597380U JPS607497Y2 JP S607497 Y2 JPS607497 Y2 JP S607497Y2 JP 4597380 U JP4597380 U JP 4597380U JP 4597380 U JP4597380 U JP 4597380U JP S607497 Y2 JPS607497 Y2 JP S607497Y2
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- semiconductor substrate
- mos transistor
- conductivity type
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案はＭＯＳトランジスタの保護デバイスに関するも
のである。
のである。
従来のＰチャンネルＭＯ３ＩＣまたはＣ３Ｉにおいて、
入力端子からノイズ等のプラス信号が入る場合、第１図
のように入力信号の配線部を形成するＰ形半導体領域−
と他の回路の配線部を形成するＰ形半導体領域Ｂが対向
していると、一種のＰＮＰトランジスタを構威し、Ｐ形
半導体領域Ｂを含む他の回路に影響を及ぼす。
入力端子からノイズ等のプラス信号が入る場合、第１図
のように入力信号の配線部を形成するＰ形半導体領域−
と他の回路の配線部を形成するＰ形半導体領域Ｂが対向
していると、一種のＰＮＰトランジスタを構威し、Ｐ形
半導体領域Ｂを含む他の回路に影響を及ぼす。
このような悪影響を除去するための積極的に第１図のよ
うな構成を入力回路に導入し、入力信号の配線部を形成
するＰ形半導体領域に対向してもう一つのＰ形半導体領
域を設け、このＰ形半導体領域に負の電源電位を印加し
てプラス信号に対する入力保護を計ることが行なわれて
いる。
うな構成を入力回路に導入し、入力信号の配線部を形成
するＰ形半導体領域に対向してもう一つのＰ形半導体領
域を設け、このＰ形半導体領域に負の電源電位を印加し
てプラス信号に対する入力保護を計ることが行なわれて
いる。
第２図は入力保護が図られた半導体基板の平面図パター
ン図、第３図は第２図のＣ−Ｃ’で切断した場合の断面
図を示す。
ン図、第３図は第２図のＣ−Ｃ’で切断した場合の断面
図を示す。
１は入力信号の配線部を形成するＰ形半導体領域、２は
この入力回路に別途導入されたもう一つのＰ形半導体領
域で、前記Ｐ形半導体領域１に対向し設けられ負の電源
電位−ＶＤＤが印加される。
この入力回路に別途導入されたもう一つのＰ形半導体領
域で、前記Ｐ形半導体領域１に対向し設けられ負の電源
電位−ＶＤＤが印加される。
３はアースに接続されたＮ形半導体基板、４はデバイン
の表面を覆う絶縁膜である。
の表面を覆う絶縁膜である。
さて、このように構成によって入力回路には第３図の等
価回路に示すようなラテラルＰＮＰ トランジスタが形
成される。
価回路に示すようなラテラルＰＮＰ トランジスタが形
成される。
もし入力回路にプラス信号が入って来ると、Ｐ形半導体
領域１とＮ形半導体領域３で形成されるＰＮジャクジョ
ンが順バイアスされてこのＰＮＰ ）ランジスタが動作
し、Ｐ形半導体領域１に入ってプラス信号はもう−っの
Ｐ形半導体領域３の負電源に吸収されてしまい、他の回
路への悪影響を防止する。
領域１とＮ形半導体領域３で形成されるＰＮジャクジョ
ンが順バイアスされてこのＰＮＰ ）ランジスタが動作
し、Ｐ形半導体領域１に入ってプラス信号はもう−っの
Ｐ形半導体領域３の負電源に吸収されてしまい、他の回
路への悪影響を防止する。
この保護動作をより効果的にする為には、Ｐ形半導体領
域１及び２の対向している長さＬを長くすることと、間
隔Ｗを狭くするこをか考えられる。
域１及び２の対向している長さＬを長くすることと、間
隔Ｗを狭くするこをか考えられる。
特に間隔Ｗは入力信号の入っているＰ形半導体領域１と
この入力保護回路以外のＰ形半導体領域との間隔より狭
くする必要がある。
この入力保護回路以外のＰ形半導体領域との間隔より狭
くする必要がある。
しかし、もし間隔が狭くなりすぎると両方のＰ形半導体
領域１，２のリークが増し耐圧が下がり実用上問題にな
る場合がある。
領域１，２のリークが増し耐圧が下がり実用上問題にな
る場合がある。
本考案は上記入力保護回路における問題点に鑑みてなさ
れたもので、次に図面を用いて説明する。
れたもので、次に図面を用いて説明する。
第５図は本考案による実施例の断面で、前述の入力保護
回路と同様に、配線用Ｐ形不純物領域１に近接されてＰ
型不純物領域２がＮ型半導体基板３に形成され、該半導
体基板３の表面を被う絶縁膜４上にゲート電極５が形成
されてＮＯ３構造に保護デバイスが形成されている。
回路と同様に、配線用Ｐ形不純物領域１に近接されてＰ
型不純物領域２がＮ型半導体基板３に形成され、該半導
体基板３の表面を被う絶縁膜４上にゲート電極５が形成
されてＮＯ３構造に保護デバイスが形成されている。
上記ＮＯ３構造において保護機能を果せしめるために、
Ｐ形半導体領域２を負の電源電位にすると共にゲート５
は半導体基板３が接続されるグランド電位が与えられる
。
Ｐ形半導体領域２を負の電源電位にすると共にゲート５
は半導体基板３が接続されるグランド電位が与えられる
。
この構造の場合には、ゲートのない構造の場合に比較し
てＰ形半導体領域１，２間隔Ｗより狭く出来、したがっ
てプラス倒力信号に対する保護効果も大きくなるという
利点がある。
てＰ形半導体領域１，２間隔Ｗより狭く出来、したがっ
てプラス倒力信号に対する保護効果も大きくなるという
利点がある。
なお、実施例ではＮ形半導体基板３をグランド電位とし
たものについて述べたが、他の電位のものでもよく、Ｐ
形半導体領域２をＮ形半導体基板３より負の電位、また
第６図では更にゲート５をＮ形半導体基板３と同電位に
すれば、同様にして、Ｎ形半導体基板３より正のプライ
スノイズによる影響を除去できる。
たものについて述べたが、他の電位のものでもよく、Ｐ
形半導体領域２をＮ形半導体基板３より負の電位、また
第６図では更にゲート５をＮ形半導体基板３と同電位に
すれば、同様にして、Ｎ形半導体基板３より正のプライ
スノイズによる影響を除去できる。
以上のように本考案によれば、半導体基板に設けられた
配線のたのに不純物領域に対して不純物領域と設けてノ
イズを吸収させることによりＭＯＳ）ランジスタが組込
まれた半導体装置のノイズを簡単に且つ確実に除去する
ことができ、ＩＣまたはＬＳＩの信頼性を著しく高める
ことができる。
配線のたのに不純物領域に対して不純物領域と設けてノ
イズを吸収させることによりＭＯＳ）ランジスタが組込
まれた半導体装置のノイズを簡単に且つ確実に除去する
ことができ、ＩＣまたはＬＳＩの信頼性を著しく高める
ことができる。
またＮＯ３構造にしてゲートに基板と同電位を与えるこ
とにより、不純物領域間のリークを防いで耐圧を高める
ことでき、保護機能を一層すぐれたＭＯ３回路を得るこ
とができる。
とにより、不純物領域間のリークを防いで耐圧を高める
ことでき、保護機能を一層すぐれたＭＯ３回路を得るこ
とができる。
第１図は従来例を示す断面図、第２図は従来例の改良例
を示すパターン図、第３図は第２図Ｃ−Ｃ′断面図、第
４図は第２図に等価回路図、第５図は本考案による実施
例を示す断面図である。 １．２・・・・・・Ｐ形半導体領域、３・・・・・・Ｎ
形半導体基板、４・・・・・・絶縁膜、５・・・・・・
ゲート。
を示すパターン図、第３図は第２図Ｃ−Ｃ′断面図、第
４図は第２図に等価回路図、第５図は本考案による実施
例を示す断面図である。 １．２・・・・・・Ｐ形半導体領域、３・・・・・・Ｎ
形半導体基板、４・・・・・・絶縁膜、５・・・・・・
ゲート。
Claims (1)
- ＭＯＳトランジスタが組込まれた半導体装置において、
一方の導電型を示す半導体基板に、配線部を形成するた
めの他の導電型を示す不純物領域を設け、該導電型い近
接して他の導電型を示す不純物領域を設け、該不純物領
域を半導体基板に対して逆バイアスにすると共に、上記
両不純物領域間の基板上に絶縁膜を介してゲートを設け
てＭＯＳ）ランジスタ構造とし、上記ゲートに半導体基
板を同電位の電源電位を印加することを特徴とするＭＯ
Ｓ）ランジスタの保護デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4597380U JPS607497Y2 (ja) | 1980-04-04 | 1980-04-04 | Ｍｏｓトランジスタの保護デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4597380U JPS607497Y2 (ja) | 1980-04-04 | 1980-04-04 | Ｍｏｓトランジスタの保護デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55145060U JPS55145060U (ja) | 1980-10-17 |
| JPS607497Y2 true JPS607497Y2 (ja) | 1985-03-13 |
Family
ID=28925232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4597380U Expired JPS607497Y2 (ja) | 1980-04-04 | 1980-04-04 | Ｍｏｓトランジスタの保護デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607497Y2 (ja) |
-
1980
- 1980-04-04 JP JP4597380U patent/JPS607497Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55145060U (ja) | 1980-10-17 |
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