JPS587923A - 半導体スイツチ - Google Patents
半導体スイツチInfo
- Publication number
- JPS587923A JPS587923A JP56105512A JP10551281A JPS587923A JP S587923 A JPS587923 A JP S587923A JP 56105512 A JP56105512 A JP 56105512A JP 10551281 A JP10551281 A JP 10551281A JP S587923 A JPS587923 A JP S587923A
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- JP
- Japan
- Prior art keywords
- switch
- pnpn
- gate
- current
- transistor
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
Landscapes
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＮＰＮスイッチを含んだ半導体スイッチ回路
に係９、％（ニゲート・ターンオフ時のスイッチング市
、力全軽減し、かつ、重加切断能力の大きな半導体集積
化しゃすい半導体スイッチに関するものである。
に係９、％（ニゲート・ターンオフ時のスイッチング市
、力全軽減し、かつ、重加切断能力の大きな半導体集積
化しゃすい半導体スイッチに関するものである。
−すに、半導体スイッチとしてのＰＮＰＮスイッチは、
トランジスタスイッチに比べて双方向に高耐圧が得ら几
ること、オン抵抗を低くできること、大′屯＃辿電時に
もオン富、圧を低くできることなどの利点かある。しか
し、同時に自己保持機能全１するため（−、オン・オフ
スイッチとして用−る場合にはオフ開側］か比較的離し
いという欠Ａを有している。
トランジスタスイッチに比べて双方向に高耐圧が得ら几
ること、オン抵抗を低くできること、大′屯＃辿電時に
もオン富、圧を低くできることなどの利点かある。しか
し、同時に自己保持機能全１するため（−、オン・オフ
スイッチとして用−る場合にはオフ開側］か比較的離し
いという欠Ａを有している。
Ｐ Ｎ Ｐ Ｎス・ｒツチをオフさせるには、負荷電η
ｒを惺ト１′市ｆＡｒ倫ｌソ下才で減少プせる方法と、
ゲートにｌ」シて逆小’、ｆＡ７． ｋ与えてオフさせ
る方法（ゲート・ターンオフ方ｆ１．）とがある。一般
には前者の方法か月（いらｒＬるか、′１：Ｊ１）Ｊ′
串帷１１１！Ｉ全変化させずにオフきせるにｉＪ後渚の
方法分用いることになる。
ｒを惺ト１′市ｆＡｒ倫ｌソ下才で減少プせる方法と、
ゲートにｌ」シて逆小’、ｆＡ７． ｋ与えてオフさせ
る方法（ゲート・ターンオフ方ｆ１．）とがある。一般
には前者の方法か月（いらｒＬるか、′１：Ｊ１）Ｊ′
串帷１１１！Ｉ全変化させずにオフきせるにｉＪ後渚の
方法分用いることになる。
この後場の方法を月１いて通１（（中のＰＮＰＮスイッ
（をゲート・ターンオフＭｊ！＋作に、［：！Ｉｔオフ
させるには、第１図に示すような回路構ｈｙ、をとる。
（をゲート・ターンオフＭｊ！＋作に、［：！Ｉｔオフ
させるには、第１図に示すような回路構ｈｙ、をとる。
すなわら、Ｐ Ｎ Ｉ） ）ランジスタＱ１とＮＰＮ）
ランジスタＱ２とで等測的Ｃ二構成き才しるＰＮＰＮス
イッチのカソードＫ （ＩＩＩ ｌ： 狛（ｒ（抵）”
＞Ｔ、 ＲＬ 、 Ｗｉ、源ＶＩ（ｖ、〈０）全接続し
、オフ開側１入力端子Ｂに印加さ扛るオフ制イｌ１ｌｌ
入力によってオンジノ上る切断用トランジスタＱ３ｆｆ
ｉ介しで、ＰＮＰＮスイッチのゲートＧよす゛市ｇ Ｖ
２（Ｖ２≦Ｖ、＜１１） ＋二回って、ｉ（？）ｔを引
出すものである。ここでゲー１１ＧＩ・カッーＦｉＫ１
間ｌ二接続さｎている也抗、１（１げ、Ｐ Ｎ Ｐ Ｎ
スイッチのｄ ｖ／ｄ を効果による誤動作全防止する
もので、ＰＮＰＮスイッチのゲート店弧感瓜Ｌ３］この
口（わ１：Ｒ１によって定められる。−また、ダイオ−
ドＤ１は電流の逆流を防止するためのものである。
ランジスタＱ２とで等測的Ｃ二構成き才しるＰＮＰＮス
イッチのカソードＫ （ＩＩＩ ｌ： 狛（ｒ（抵）”
＞Ｔ、 ＲＬ 、 Ｗｉ、源ＶＩ（ｖ、〈０）全接続し
、オフ開側１入力端子Ｂに印加さ扛るオフ制イｌ１ｌｌ
入力によってオンジノ上る切断用トランジスタＱ３ｆｆ
ｉ介しで、ＰＮＰＮスイッチのゲートＧよす゛市ｇ Ｖ
２（Ｖ２≦Ｖ、＜１１） ＋二回って、ｉ（？）ｔを引
出すものである。ここでゲー１１ＧＩ・カッーＦｉＫ１
間ｌ二接続さｎている也抗、１（１げ、Ｐ Ｎ Ｐ Ｎ
スイッチのｄ ｖ／ｄ を効果による誤動作全防止する
もので、ＰＮＰＮスイッチのゲート店弧感瓜Ｌ３］この
口（わ１：Ｒ１によって定められる。−また、ダイオ−
ドＤ１は電流の逆流を防止するためのものである。
第１図の回路構成ｌ：おいて問題となるのは、ゲ−ｌ−
・ターンオフ動作時の過渡電流である。すなわち、ＰＮ
Ｐ）ランジスタＱ１がオン時での飽和動作エリ目金して
オフするまでの間は低インピーダンスとなることから、
切断用トランをンスタＱ乙には瞬時Ｃ二大′電流が流扛
活性動作状態となる。この瞬１１ヶ′市流はＰＮＰＮス
イッチのオン電流が大きいほど増大する。このため、切
断用スランジスタＱ３にはヌイップング゛市力の大きな
ものが暇求され、小さなものでは破壊の恐れがある。−
万、上記回路の半導体集積化を考えた場合に経済性の観
点から素子占有佃槓を可能な限り小きくすることが望”
ｔｉシるが、上記の内容と相反関係にある。捷た。
・ターンオフ動作時の過渡電流である。すなわち、ＰＮ
Ｐ）ランジスタＱ１がオン時での飽和動作エリ目金して
オフするまでの間は低インピーダンスとなることから、
切断用トランをンスタＱ乙には瞬時Ｃ二大′電流が流扛
活性動作状態となる。この瞬１１ヶ′市流はＰＮＰＮス
イッチのオン電流が大きいほど増大する。このため、切
断用スランジスタＱ３にはヌイップング゛市力の大きな
ものが暇求され、小さなものでは破壊の恐れがある。−
万、上記回路の半導体集積化を考えた場合に経済性の観
点から素子占有佃槓を可能な限り小きくすることが望”
ｔｉシるが、上記の内容と相反関係にある。捷た。
第１図の回路構成において負荷′電流の切断能力は切断
用トランジスタＱ６が引出し得る電流（１ｆｔ！＝依存
するため、トランジスタＱ３の電流増幅率Ｈ）’ＩＩの
けらつきシニエつて電流切断能力が大きく左右さｎる。
用トランジスタＱ６が引出し得る電流（１ｆｔ！＝依存
するため、トランジスタＱ３の電流増幅率Ｈ）’ＩＩの
けらつきシニエつて電流切断能力が大きく左右さｎる。
すなわち、従来の公知例においては、大面積金層する大
スイッチング４ｉ、力の素子を含む回路構成であるため
素子内イ」面槓全小ざくできないこと、素子の慣性ばら
つきに５Ｌって７ｊ（流切断能力が大きく左右ざｆＬる
という欠点があったものである。
スイッチング４ｉ、力の素子を含む回路構成であるため
素子内イ」面槓全小ざくできないこと、素子の慣性ばら
つきに５Ｌって７ｊ（流切断能力が大きく左右ざｆＬる
という欠点があったものである。
本発明の目的は、大゛べ（刃用の素子を使用することな
く、素子占南面槓が小さく、かつ、′電流切断ｈｌ〕刀
の太きい集権化に適した半導体スイ・ソチを得ることに
ある。
く、素子占南面槓が小さく、かつ、′電流切断ｈｌ〕刀
の太きい集権化に適した半導体スイ・ソチを得ることに
ある。
この目的のために、本発明は主電流スイッチ回路のゲー
ト端子にゲート・ターンオフ用としてＰＮＰＮスイッチ
ヲ接続し、ゲート・ターンオフ動作時のスイッチング電
力消費全抑え、かつ、ゲート・ターンオフ後は上Ｈ，４
ｐＮｐＮスイッチのオン状態電流が茄扛ないように構成
したことを特徴とする。
ト端子にゲート・ターンオフ用としてＰＮＰＮスイッチ
ヲ接続し、ゲート・ターンオフ動作時のスイッチング電
力消費全抑え、かつ、ゲート・ターンオフ後は上Ｈ，４
ｐＮｐＮスイッチのオン状態電流が茄扛ないように構成
したことを特徴とする。
以下、図面を用いて本弓ら明を詳細１に説明する。
第２図は本発明による半導体スイッチの第１の実施例を
示す回路構成図であり、Ｑ１．Ｑ２はＰＮＰＮスイッチ
ｋ ＋ｊ＊成するＰＮＰ ）ランジスタとＮＰＮトクン
、ンスタ、Ｑ４．Ｑ５はゲート・ターンオフ用のＰＮＰ
Ｎスイ・ソチを構成するＰＮＰ ）ランジスタとＮ Ｐ
Ｎ ｌ−ランｉンヌタ、Ｄ２は逆流防止用のダイオー
ド、Ｒ１、Ｈ２はｄｖ／ｄｔ効果による１動作の防止用
徂抗、Ｒ３は過重加の制限用担抗である。捷た、Ａはγ
ノード端子、Ｋはカソード端子、Ｇはゲート端子、Ｂは
オフ制御入力翅子、Ｅは電源端子をボす。第２図の回路
構成において、オン制御はゲートＧからゲート駆動電流
全供給することによって成ざＡ、ＰＮＰＮスイッチＱ１
．Ｑ２がオンとなり、アノードＡからカソードにへ負荷
電流が流れる。また、オフ制御はオフ制御入力端子Ｂか
らオフ制御入力′覗＃を流５すことに工って成さ扛、こ
の結果ＰＮＰＮスイッチＱ４．Ｑ５がオン状態となり、
ＰＮＰＮスイッチＱｌ、Ｑ２のゲート、すなわち、トラ
ンジスタＱ２のベースから電源端子Ｅに回って’嘔１５
１ｔ’を引出すことによってＰＮＰＮスイッチＱ１．Ｑ
２がゲート・ターンオフとなジ、アノードＡからカソー
ドＫに同って流扛ていた負荷゛重加全切断する。
示す回路構成図であり、Ｑ１．Ｑ２はＰＮＰＮスイッチ
ｋ ＋ｊ＊成するＰＮＰ ）ランジスタとＮＰＮトクン
、ンスタ、Ｑ４．Ｑ５はゲート・ターンオフ用のＰＮＰ
Ｎスイ・ソチを構成するＰＮＰ ）ランジスタとＮ Ｐ
Ｎ ｌ−ランｉンヌタ、Ｄ２は逆流防止用のダイオー
ド、Ｒ１、Ｈ２はｄｖ／ｄｔ効果による１動作の防止用
徂抗、Ｒ３は過重加の制限用担抗である。捷た、Ａはγ
ノード端子、Ｋはカソード端子、Ｇはゲート端子、Ｂは
オフ制御入力翅子、Ｅは電源端子をボす。第２図の回路
構成において、オン制御はゲートＧからゲート駆動電流
全供給することによって成ざＡ、ＰＮＰＮスイッチＱ１
．Ｑ２がオンとなり、アノードＡからカソードにへ負荷
電流が流れる。また、オフ制御はオフ制御入力端子Ｂか
らオフ制御入力′覗＃を流５すことに工って成さ扛、こ
の結果ＰＮＰＮスイッチＱ４．Ｑ５がオン状態となり、
ＰＮＰＮスイッチＱｌ、Ｑ２のゲート、すなわち、トラ
ンジスタＱ２のベースから電源端子Ｅに回って’嘔１５
１ｔ’を引出すことによってＰＮＰＮスイッチＱ１．Ｑ
２がゲート・ターンオフとなジ、アノードＡからカソー
ドＫに同って流扛ていた負荷゛重加全切断する。
以上の動作条件として、オン状態において電＃端−子Ｅ
の′部位をカソードにの市位、１′：９低くしておくこ
とが必要である。
の′部位をカソードにの市位、１′：９低くしておくこ
とが必要である。
ここで、ダイオードＤ２け、ゲート・ターンオフｐ＋ニ
カソードＫからＰ Ｎ Ｐ ＮスイッチＱ ４ 、 Ｑ
５ ヘ回う逆゛市Ｍｔを防ぐためのものであり１ゲー
ト・ターンオフ後にカソードにと′市か端子Ｅとが四直
位になる場合は接続する必要はない。また、担抗Ｒ３は
ゲート・ターンオフ動作時にトランジスタＱ２から引出
す電流を制限するためのもので、最大切断軍ηｒとトラ
ンジスタＱ２のベース抵抗値によっては接ｋＬ、でも、
しなくともよい。
カソードＫからＰ Ｎ Ｐ ＮスイッチＱ ４ 、 Ｑ
５ ヘ回う逆゛市Ｍｔを防ぐためのものであり１ゲー
ト・ターンオフ後にカソードにと′市か端子Ｅとが四直
位になる場合は接続する必要はない。また、担抗Ｒ３は
ゲート・ターンオフ動作時にトランジスタＱ２から引出
す電流を制限するためのもので、最大切断軍ηｒとトラ
ンジスタＱ２のベース抵抗値によっては接ｋＬ、でも、
しなくともよい。
さて、第２図図示の回路構成５二おいて、そのゲ−）・
ターンオフ後はＰ Ｎ ｌ） ＮスイッチＱ４．Ｑ５に
対する重加供給源がなくなるため、オン状態電流は流れ
は、′山′力消費はほとんどかくなる。すなわち、ＰＮ
ＰＮスイッチＱ４．Ｑ５においてに、ゲートターンオフ
動作での過渡的な時間にのみ電力消費がうら生する。そ
のゲート・ターンオフ動作時Ｃ二はＰＮＰＮスイッチＱ
４．Ｑ５がオン状態となっており、ＰＮＰ）ランジスタ
Ｑ４．ＮＰＮ）ランジスタＱ５が共に飽和状態となって
ｆ’ｔ’和電圧を示すことから、ＰＮＰＮ スイッチ
としてのオン市圧は低く、そのスイッチング電力消費も
小さいものとなる。
ターンオフ後はＰ Ｎ ｌ） ＮスイッチＱ４．Ｑ５に
対する重加供給源がなくなるため、オン状態電流は流れ
は、′山′力消費はほとんどかくなる。すなわち、ＰＮ
ＰＮスイッチＱ４．Ｑ５においてに、ゲートターンオフ
動作での過渡的な時間にのみ電力消費がうら生する。そ
のゲート・ターンオフ動作時Ｃ二はＰＮＰＮスイッチＱ
４．Ｑ５がオン状態となっており、ＰＮＰ）ランジスタ
Ｑ４．ＮＰＮ）ランジスタＱ５が共に飽和状態となって
ｆ’ｔ’和電圧を示すことから、ＰＮＰＮ スイッチ
としてのオン市圧は低く、そのスイッチング電力消費も
小さいものとなる。
この結果、ＰＮＰＮスイッチＱ４．Ｑ５として大電力用
の大面積のものは必要としないし、ＰＮＰＮスイッナＱ
４．Ｑ５は一体構造として形成できかいため、素子占自
面槙が小さなものにできる。甘た。 ＰＮＰＮスイッチ
は双方間に高側圧を得られるため、第１図の従来例で示
した逆流防止用ダイオードＤ１は第２図の回路構成では
不要である。さらに、ＰＮＰＮスイゾチＱ４．Ｑ５は一
度オン状態となわばそのオン電流はほとんど外部負荷条
件によって定−チるため、ＰＮＰＮスイッチＱ４．Ｑ５
の特性ばらつきによって電流切断能力（二影響を与える
ことはほとんどない。従って、第２図の回路全半導体集
積化した場合には集積度の高い経済的な設ｎ１ができか
つ、′市Ｍｆ切断能力が大きな半導体スイッチが得ら扛
るものである。
の大面積のものは必要としないし、ＰＮＰＮスイッナＱ
４．Ｑ５は一体構造として形成できかいため、素子占自
面槙が小さなものにできる。甘た。 ＰＮＰＮスイッチ
は双方間に高側圧を得られるため、第１図の従来例で示
した逆流防止用ダイオードＤ１は第２図の回路構成では
不要である。さらに、ＰＮＰＮスイゾチＱ４．Ｑ５は一
度オン状態となわばそのオン電流はほとんど外部負荷条
件によって定−チるため、ＰＮＰＮスイッチＱ４．Ｑ５
の特性ばらつきによって電流切断能力（二影響を与える
ことはほとんどない。従って、第２図の回路全半導体集
積化した場合には集積度の高い経済的な設ｎ１ができか
つ、′市Ｍｆ切断能力が大きな半導体スイッチが得ら扛
るものである。
第６図は本発明Ｃ″−よる半導体スイッチの第２の実施
例を示す回路構成図であり、第２図図示の回路構成に′
電流分流用のトランジスｊＩＱ６．Ｑ１７全加えて、半
導体スイッチとしての電流切断能力をさらに高めた実施
例を示すものである。
例を示す回路構成図であり、第２図図示の回路構成に′
電流分流用のトランジスｊＩＱ６．Ｑ１７全加えて、半
導体スイッチとしての電流切断能力をさらに高めた実施
例を示すものである。
第３図において第２図と同一部分は同一の記号を用いで
あるが、第２図で示したダイオードＤ２、抵抗Ｒ３は雀
略しである。この回路構成においても、オン制御はゲー
トＧからのゲート駆動電流の供給によって成さｎ％１ず
ＰＮＰＮスイッチＱ、１゜Ｑ２がオンどなり１次いでト
ランジスタＱ６．Ｑ７がオン状ｋｐとなって、アノード
八からカソードに＼負荷′嘔流が流７’Ｌる。また、オ
フ制御もオフ制御入力端子Ｂから電流を油し込むことで
成さ扛、まずＰＮＰＮスイッチＱ４．Ｑ５かオンとなり
ＰＮＰＮスイッチＱｉ、ｑ２がゲート・ターンオフとな
って、次いでトランジスタＱ７さらにトランジスタＱ６
の順序でオフ状ｐかとなり、アノードＡからカソードに
へ向って１５１ｆ扛ていた狛荷電渾を切断する。
あるが、第２図で示したダイオードＤ２、抵抗Ｒ３は雀
略しである。この回路構成においても、オン制御はゲー
トＧからのゲート駆動電流の供給によって成さｎ％１ず
ＰＮＰＮスイッチＱ、１゜Ｑ２がオンどなり１次いでト
ランジスタＱ６．Ｑ７がオン状ｋｐとなって、アノード
八からカソードに＼負荷′嘔流が流７’Ｌる。また、オ
フ制御もオフ制御入力端子Ｂから電流を油し込むことで
成さ扛、まずＰＮＰＮスイッチＱ４．Ｑ５かオンとなり
ＰＮＰＮスイッチＱｉ、ｑ２がゲート・ターンオフとな
って、次いでトランジスタＱ７さらにトランジスタＱ６
の順序でオフ状ｐかとなり、アノードＡからカソードに
へ向って１５１ｆ扛ていた狛荷電渾を切断する。
第５図の実施例によ？いては、負荷電流がＰＮＰＮスイ
ッチＱ１．Ｑ２とトランジスタＱ６．Ｑ７とに分甜する
構成であるため、第２図図示の実施例↓Ｖさらに電流切
断能力の大きい半導体スイッチが得られる。また、第２
図での説明と同様の効果が得ら扛ることは言うまでもな
い。
ッチＱ１．Ｑ２とトランジスタＱ６．Ｑ７とに分甜する
構成であるため、第２図図示の実施例↓Ｖさらに電流切
断能力の大きい半導体スイッチが得られる。また、第２
図での説明と同様の効果が得ら扛ることは言うまでもな
い。
さて、上記した構成例Ｃ二別の回路素子を力１１えるこ
とに、ｒ、！ｌ１１半導体スイッチとしての特性を改良
することか可能である。第２図および第３図図示回路の
ようにｄ ｖ ／ ｄ を効果による誤動作を抵［１（
１のみで防止する場合、その抵抗値においてｄｖ／ｄｔ
耐匍とゲート点弧感度とが相反するため、高感度かつ高
ｄｖ／ｄｔ側菫の半導体スイッチ金得ることはできない
。第４図は、第２図で示した構成例にｄｖ、／ｄｔ誤動
作を防止する回路を付加した本発明の他の実施例で、図
においてトランジスタＱＢ。
とに、ｒ、！ｌ１１半導体スイッチとしての特性を改良
することか可能である。第２図および第３図図示回路の
ようにｄ ｖ ／ ｄ を効果による誤動作を抵［１（
１のみで防止する場合、その抵抗値においてｄｖ／ｄｔ
耐匍とゲート点弧感度とが相反するため、高感度かつ高
ｄｖ／ｄｔ側菫の半導体スイッチ金得ることはできない
。第４図は、第２図で示した構成例にｄｖ、／ｄｔ誤動
作を防止する回路を付加した本発明の他の実施例で、図
においてトランジスタＱＢ。
タイオードＤ３．Ｄ４および抵抗Ｒ１がｄＶ、’ａｔＢ
Ｒ動作を防ぐ回路である。なお、第２図に示したダイオ
ードＤ２、抵抗Ｒ３は省略しである。第４図において、
トランジスタＱ８はアノード（Ａｌ−カソード（Ｋ１間
に過渡的な１１万同電圧が加わったときにのみオン状態
となり、ＰＮＰＮスイッチＱ１．Ｑ２の誤動作分隔ぐ。
Ｒ動作を防ぐ回路である。なお、第２図に示したダイオ
ードＤ２、抵抗Ｒ３は省略しである。第４図において、
トランジスタＱ８はアノード（Ａｌ−カソード（Ｋ１間
に過渡的な１１万同電圧が加わったときにのみオン状態
となり、ＰＮＰＮスイッチＱ１．Ｑ２の誤動作分隔ぐ。
担−抗Ｒ１はトランジスタＱＢが動作し得ない工うなゆ
るやかな′重圧変化のときのみ、ｄｖ／ｄｔ誤動作を防
げばよいので高めの抵抗値に股だできる。従って、この
実施例によｎは高感度高ｄｖ／ｄｔ劇量で、かつ第２図
の説明で述べた諸効果全有する半導体スイッチが得らｎ
る。
るやかな′重圧変化のときのみ、ｄｖ／ｄｔ誤動作を防
げばよいので高めの抵抗値に股だできる。従って、この
実施例によｎは高感度高ｄｖ／ｄｔ劇量で、かつ第２図
の説明で述べた諸効果全有する半導体スイッチが得らｎ
る。
゛また、上記した構成例と相補的な構成をとることも可
能である。第５図は本発明のさらに他の実施例で第２図
と相補的な構成としたものである。
能である。第５図は本発明のさらに他の実施例で第２図
と相補的な構成としたものである。
第５図におりて、Ｑｌ、Ｑ２はＰＮＰＮスイッチを構成
するトランジスタＴｈ Ｑ４．Ｑ５はゲート−ターン
オフ用のＰ Ｎ Ｐ Ｎスイッチ＋ ＋ｔ＊成するトラ
ンジスタ、Ｒ１，Ｒ２は誤動作防止用４１（抗である。
するトランジスタＴｈ Ｑ４．Ｑ５はゲート−ターン
オフ用のＰ Ｎ Ｐ Ｎスイッチ＋ ＋ｔ＊成するトラ
ンジスタ、Ｒ１，Ｒ２は誤動作防止用４１（抗である。
なお、第２図で示したダイオードＤ２、抵抗Ｒ３は省略
しである。この回路構成（二おいては、ＮＰＮ）ランジ
スタＱ２．Ｑ５が双方間に高制圧のとれるものが望まし
い。捷た、回路動作は第２図での説明に比べてオン制御
、オフ制御共に制御電流の方向が逆になるほかは第２図
の」動台と同様である。
しである。この回路構成（二おいては、ＮＰＮ）ランジ
スタＱ２．Ｑ５が双方間に高制圧のとれるものが望まし
い。捷た、回路動作は第２図での説明に比べてオン制御
、オフ制御共に制御電流の方向が逆になるほかは第２図
の」動台と同様である。
以上、計しく説明したように、本発明は、主電流スイッ
チ回路のゲート・ターンオフ用にＰＮＰＮスイッチ金用
いることによって、ゲートターンオフ動作時のスイッチ
ング電力消費が小さく抑えらｎ１ゲート・ターンオフ後
の”［を力消費もほとんどなくなるように構ｌ水しであ
るので、素子６壱面積の小さんものにでき、しかもゲー
ト・ターンオフ用素子の特性ばらつきに係わりなく、′
市原切断能力が大きい半導体スイッチが得られる。従っ
て、半導体集積化した場合には高集積化がｈ］能であり
経済性および特性面に優扛た半導体スイ・ソチを提供し
得るものである。
チ回路のゲート・ターンオフ用にＰＮＰＮスイッチ金用
いることによって、ゲートターンオフ動作時のスイッチ
ング電力消費が小さく抑えらｎ１ゲート・ターンオフ後
の”［を力消費もほとんどなくなるように構ｌ水しであ
るので、素子６壱面積の小さんものにでき、しかもゲー
ト・ターンオフ用素子の特性ばらつきに係わりなく、′
市原切断能力が大きい半導体スイッチが得られる。従っ
て、半導体集積化した場合には高集積化がｈ］能であり
経済性および特性面に優扛た半導体スイ・ソチを提供し
得るものである。
第１図は従来の半導体スイ、ソチの回路構成図、第２図
乃至第５図は本発明による半導体スイッチのそｒぞ；／
ｌｉ＃、１乃至第４の実施例を示す回路構成図である。 ｑｉ、Ｑ２．Ｑ４．Ｑ５ ： ＰＮＰＮスイッチ構成用
のトランジスタ Ｑ６．Ｑ７．Ｑ８：）ランジスタ Ｄ２．Ｄ５．Ｄ４：ダイオード Ｒ１，Ｒ２，Ｒ５：抵抗 Ａ ； アノード端子 Ｋ ： カソード端子 Ｇ ： ゲート端子 Ｂ ： オフ制御入力端子 Ｅ ： 電源端子 Ｖｌ＋”２ ： 電源 代理人弁理士 薄 １）利 辛 ２ オフ 図 才２ 図 ε Ｋ ７４ 図 Ａ ｆ Ｓ 図 手続補正書（自発） 事件の表示 昭和５６ 年特許願第 １０５５１２号、発明の名称
半傳体スイッチ 補正をする者 名 １１１． （５１０１４４式会と１ １１
立 製 作 所代 ｌく 古 三 １
１１ 勝 茂（ほか １名） 代 理 人 補正の内容 １ 明細簀第６貞第１５行の１のグー）Ｇより」を、ｒ
（１，！、 、（、！、 ）のゲート、即ちトランジス
タＱ。 のベースから」とＵ正する。 ２、 明細曹′１ｉＡ４負第１０行の「スランジスタ」
を「トランジスタ」と訂正する。 ６、 同貞第１８行の口」ｐｄを、ｒｌｌＦｄと訂正す
る。 ４、 明１ｔ−ｔｒｉ ７ Ｄｉｍ １４ ｈ（７）
「ｔＡＬｔＬ４ｍ、」を、「流れず、」と訂正する。 ５ 四組１第８貴第５行の「形成できない」を、「形成
できる」とｎ正する。 以 上
乃至第５図は本発明による半導体スイッチのそｒぞ；／
ｌｉ＃、１乃至第４の実施例を示す回路構成図である。 ｑｉ、Ｑ２．Ｑ４．Ｑ５ ： ＰＮＰＮスイッチ構成用
のトランジスタ Ｑ６．Ｑ７．Ｑ８：）ランジスタ Ｄ２．Ｄ５．Ｄ４：ダイオード Ｒ１，Ｒ２，Ｒ５：抵抗 Ａ ； アノード端子 Ｋ ： カソード端子 Ｇ ： ゲート端子 Ｂ ： オフ制御入力端子 Ｅ ： 電源端子 Ｖｌ＋”２ ： 電源 代理人弁理士 薄 １）利 辛 ２ オフ 図 才２ 図 ε Ｋ ７４ 図 Ａ ｆ Ｓ 図 手続補正書（自発） 事件の表示 昭和５６ 年特許願第 １０５５１２号、発明の名称
半傳体スイッチ 補正をする者 名 １１１． （５１０１４４式会と１ １１
立 製 作 所代 ｌく 古 三 １
１１ 勝 茂（ほか １名） 代 理 人 補正の内容 １ 明細簀第６貞第１５行の１のグー）Ｇより」を、ｒ
（１，！、 、（、！、 ）のゲート、即ちトランジス
タＱ。 のベースから」とＵ正する。 ２、 明細曹′１ｉＡ４負第１０行の「スランジスタ」
を「トランジスタ」と訂正する。 ６、 同貞第１８行の口」ｐｄを、ｒｌｌＦｄと訂正す
る。 ４、 明１ｔ−ｔｒｉ ７ Ｄｉｍ １４ ｈ（７）
「ｔＡＬｔＬ４ｍ、」を、「流れず、」と訂正する。 ５ 四組１第８貴第５行の「形成できない」を、「形成
できる」とｎ正する。 以 上
Claims (1)
- 【特許請求の範囲】 １、 アノード、カソードの主電極端子および制御用の
ゲート端子を備えた主電流スイッチ回路と、該圧電流ス
イッチ回路のゲート端子に接Ｕ１−されたゲート・ター
ンオフ用のＰＮＰＮスイッチであってＰＮＰＮスイッチ
がそのオン状態電流をもつで上記主電流スイッチ回路を
ゲート・ターンオフせしめかつ、ゲート・ターンオフ後
は上記オン状態’４（流が帽扛得なりようになさｎたゲ
ート・ターンオフ用のＰＮＰＮスイッチとで構成さ扛た
ことをｌｒｔ徴とする半導体スイッチ。 ２、 上記主電流スイッチ回路はＰ Ｎ Ｐ Ｎスイッ
チであることを特徴とする特許請求の範ｕ１１第１項記
載の半導体スイッチ。 五 上記主電流スイッチ回路はＰＮＰＮスイッチと第１
．第２の′電流分派用のトランジスタとから構成さ扛、
上記ＰＮＰＮスイッチの一万〇主″ｄ（椿は土ＭｉＪ！
１のトランジスタのエミッタにｂ 他方Ｑ：） 、ＥＶ
Ｅ ’４（極は上記第２のトランジスタのベースにそｎ
ぞｎ接続さ扛るとともに、上記第１のトランジスタのベ
ース、コレクタはそ扛ぞれ上記第２のトランジスタのコ
レクタ、エミッタＣ二接続ざｎていることを特徴とする
特許請求の範囲第１項記載の半導体スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105512A JPS587923A (ja) | 1981-07-08 | 1981-07-08 | 半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105512A JPS587923A (ja) | 1981-07-08 | 1981-07-08 | 半導体スイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587923A true JPS587923A (ja) | 1983-01-17 |
Family
ID=14409647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105512A Pending JPS587923A (ja) | 1981-07-08 | 1981-07-08 | 半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587923A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079820A (ja) * | 1983-10-07 | 1985-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 集積化半導体スイツチ回路 |
| JPS60180217A (ja) * | 1984-02-27 | 1985-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体スイツチ回路 |
| JPS61152123A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | 半導体スイツチ |
-
1981
- 1981-07-08 JP JP56105512A patent/JPS587923A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079820A (ja) * | 1983-10-07 | 1985-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 集積化半導体スイツチ回路 |
| JPS60180217A (ja) * | 1984-02-27 | 1985-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体スイツチ回路 |
| JPS61152123A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | 半導体スイツチ |
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