JPH01265569A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01265569A JPH01265569A JP63093916A JP9391688A JPH01265569A JP H01265569 A JPH01265569 A JP H01265569A JP 63093916 A JP63093916 A JP 63093916A JP 9391688 A JP9391688 A JP 9391688A JP H01265569 A JPH01265569 A JP H01265569A
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- JP
- Japan
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- type
- igbt
- well
- resistance
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に、ＩＧＢＴに関し、さら
に詳しくは、ＩＧＢＴでのラッチアップ耐量の改善に係
るものである。
に詳しくは、ＩＧＢＴでのラッチアップ耐量の改善に係
るものである。
従来例によるこの種のＩＧＢＴの基本的な構成を第６図
ないし第８図に示す。
ないし第８図に示す。
すなわち、第６図に示す従来例でのＩＧＢＴの構成にお
いて、符号ｌはｐ形ドレイン層を示し、また、２はこの
ｐ形ドレイン層ｌ上に形成されたｎ形ボディ層、３はこ
のｎ形ボディ層２上に選択的に形成されたｐ形つェル層
、４はこのＰ形つェル層３内に選択的に形成されたｎ形
ソース層である。さらに、５はゲート酸化膜、６，７．
および８はそれぞれにドレイン′ｒｒｔ、極、ソース電
極、およびゲート電極である。
いて、符号ｌはｐ形ドレイン層を示し、また、２はこの
ｐ形ドレイン層ｌ上に形成されたｎ形ボディ層、３はこ
のｎ形ボディ層２上に選択的に形成されたｐ形つェル層
、４はこのＰ形つェル層３内に選択的に形成されたｎ形
ソース層である。さらに、５はゲート酸化膜、６，７．
および８はそれぞれにドレイン′ｒｒｔ、極、ソース電
極、およびゲート電極である。
なお、このＩＧＢＴにおいても、よく知られている通り
、パワーＭＯＳＦＥＴにおけるのと同様に、単位ユニッ
トセルの複数個を並列接続した構造からなっている。
、パワーＭＯＳＦＥＴにおけるのと同様に、単位ユニッ
トセルの複数個を並列接続した構造からなっている。
しかして、この従来例構成によるＩＧＢＴにあっては、
縦型ＭＯ３ＦＥＴのｐ形ドレイン層ｌ側から、高抵抗領
域のｎ形ボディ層２にホールが注入され、これによって
同ｎ形ボディ層２の伝導度を変調させ、その抵抗値を下
げて用いるようにしているために、通常のＭＯＳＦＥＴ
に比較してオン状態での電圧降下を低くできると云う利
点があり、かつこのようにオン抵抗（オン状態での抵抗
値）を下げ得ることから、そのチップ面積を小さくでき
るもので、これは、特にｎ形ボディ層２の抵抗値を高く
する必要のある高耐圧装置品の場合に顕著であって、例
えば、ｔｏｏｏｖクラスの装置構成では、そのチップサ
イズを１７１６程度の面積にまで縮少可能である。
縦型ＭＯ３ＦＥＴのｐ形ドレイン層ｌ側から、高抵抗領
域のｎ形ボディ層２にホールが注入され、これによって
同ｎ形ボディ層２の伝導度を変調させ、その抵抗値を下
げて用いるようにしているために、通常のＭＯＳＦＥＴ
に比較してオン状態での電圧降下を低くできると云う利
点があり、かつこのようにオン抵抗（オン状態での抵抗
値）を下げ得ることから、そのチップ面積を小さくでき
るもので、これは、特にｎ形ボディ層２の抵抗値を高く
する必要のある高耐圧装置品の場合に顕著であって、例
えば、ｔｏｏｏｖクラスの装置構成では、そのチップサ
イズを１７１６程度の面積にまで縮少可能である。
また一方で、このＩＧＢＴには、第６図に見られるよう
に、ｎ形ソース層４．ｐ形つェル層３．ｎ形ボディ層２
．およびｐ形ドレイン層ｌの４層からなる寄生サイリス
タが存在しており、この寄生サイリスタがターンオンす
ることによって、本来のＩＧＢＴの機能が失なわれるた
め、この寄生効果を抑制する必要がある。
に、ｎ形ソース層４．ｐ形つェル層３．ｎ形ボディ層２
．およびｐ形ドレイン層ｌの４層からなる寄生サイリス
タが存在しており、この寄生サイリスタがターンオンす
ることによって、本来のＩＧＢＴの機能が失なわれるた
め、この寄生効果を抑制する必要がある。
そして、このための最も望ましい手段は、前記ｎ形ソー
ス層４の直下でのｐ形ベース領域部分の横方向抵抗Ｒを
低くすることであって、従来の場合、この横方向抵抗Ｒ
を低くするため、第７図に示すように、同ｎ形ソース層
４の直下に高濃度ｐ形つェル層３１を設ける構成（特開
昭６０−１９６９７４号公報）とか、第８図に示すよう
に、同ｎ形ソース層４の一部を取り除いて、その部分を
バイパス領域４１とする構成（特開昭６０−２５４６５
８号公報）などが提案されているが、しかし、やはり最
も効果的な手段は、このＩＧＢＴでの単位ユニットセル
を微細化してトータル的な横方向抵抗１（を低下させる
構成である。
ス層４の直下でのｐ形ベース領域部分の横方向抵抗Ｒを
低くすることであって、従来の場合、この横方向抵抗Ｒ
を低くするため、第７図に示すように、同ｎ形ソース層
４の直下に高濃度ｐ形つェル層３１を設ける構成（特開
昭６０−１９６９７４号公報）とか、第８図に示すよう
に、同ｎ形ソース層４の一部を取り除いて、その部分を
バイパス領域４１とする構成（特開昭６０−２５４６５
８号公報）などが提案されているが、しかし、やはり最
も効果的な手段は、このＩＧＢＴでの単位ユニットセル
を微細化してトータル的な横方向抵抗１（を低下させる
構成である。
さらに、他方、このＩＧＢＴは、一般に主としてインバ
ータ装置などに使用されることが多く、このインバータ
装置などが短絡した場合にも、装置に破壊を生じないこ
とが要求されていて、それだけの短絡耐量を必要として
おり、この短絡耐量は、装置に与えられる電流、電圧９
時間の積によって決定され、特に、この種のＩＧＢＴの
場合には、そのチップ面積が比較的小さいことから、こ
の短絡耐量がきびしくなる。
ータ装置などに使用されることが多く、このインバータ
装置などが短絡した場合にも、装置に破壊を生じないこ
とが要求されていて、それだけの短絡耐量を必要として
おり、この短絡耐量は、装置に与えられる電流、電圧９
時間の積によって決定され、特に、この種のＩＧＢＴの
場合には、そのチップ面積が比較的小さいことから、こ
の短絡耐量がきびしくなる。
そして、この短絡耐量を決定する電圧１時間については
、基本的に装置条件で決められ、また、電流に関しては
、幸いに短絡によって飽和状態に入るために、自己制御
機能をもつことになるもので、この飽和電流ＩＣＥ （
ｓａｔ）を低く設定させることによって短絡耐量を向上
できるが、このＩＧＢＴでの飽和電流ＩｃＥ（ｓａｔ）
は、次式（１）。
、基本的に装置条件で決められ、また、電流に関しては
、幸いに短絡によって飽和状態に入るために、自己制御
機能をもつことになるもので、この飽和電流ＩＣＥ （
ｓａｔ）を低く設定させることによって短絡耐量を向上
できるが、このＩＧＢＴでの飽和電流ＩｃＥ（ｓａｔ）
は、次式（１）。
１ （ｓａｔ）＝％（：ｏｘ、Ｗ、ＶＬ（Ｖａｓ−
Ｖａｓ（ｔｈ））”（＋）但し、Ｗ二単位面積毎のチャ
ネル巾 ｖシ：ラッチアップ電圧 によって決定されるため、前記微細化構造にするときは
、相対的にチャネル巾Ｗが大きくなり、従って、飽和電
流Ｉｃ＋＝（ｓａｔ）も大きくなって了うもの゛であっ
た。
Ｖａｓ（ｔｈ））”（＋）但し、Ｗ二単位面積毎のチャ
ネル巾 ｖシ：ラッチアップ電圧 によって決定されるため、前記微細化構造にするときは
、相対的にチャネル巾Ｗが大きくなり、従って、飽和電
流Ｉｃ＋＝（ｓａｔ）も大きくなって了うもの゛であっ
た。
この発明は、従来のこのような問題点を解消するために
なされたものであって、その目的とするところは、装置
構成を微細化してラッチアップ耐量の向上、ひいては、
寄生効果の抑制を果し、かつこれに伴って飽和電流１ｃ
Ｅ（ｓａｔ）を大きくさせないようにした。この種の半
導体装置、こＳでは、ＩＧＥＴを提供することである。
なされたものであって、その目的とするところは、装置
構成を微細化してラッチアップ耐量の向上、ひいては、
寄生効果の抑制を果し、かつこれに伴って飽和電流１ｃ
Ｅ（ｓａｔ）を大きくさせないようにした。この種の半
導体装置、こＳでは、ＩＧＥＴを提供することである。
前記の目的を達成するために、この発明に係る半導体装
置は、第１導電形のドレイン層、このドレイン層上に形
成された第２導？＝形のボディ層。
置は、第１導電形のドレイン層、このドレイン層上に形
成された第２導？＝形のボディ層。
このボディ層上に選択的に形成された第１導電形のウェ
ル層、このウェル層内に選択的に形成された第２導電形
のソース層をそれぞれに設けて、複数の単位ユニットセ
ルを構成させたＩＧＢＴにおいて、１）η記ソース層の
直下におけるウェル層部分でのウェル長とチャネル巾と
の比を５Ｘ １Ｏ−６ｃｒｎ”程度以下に微細化したこ
とを特徴とするものである。
ル層、このウェル層内に選択的に形成された第２導電形
のソース層をそれぞれに設けて、複数の単位ユニットセ
ルを構成させたＩＧＢＴにおいて、１）η記ソース層の
直下におけるウェル層部分でのウェル長とチャネル巾と
の比を５Ｘ １Ｏ−６ｃｒｎ”程度以下に微細化したこ
とを特徴とするものである。
〔作 用〕
従って、この発明装置においては、ＩＧＢＴでの単位ユ
ニットセルを微細化し、かつバイパス領域を最適化する
ことにより、寄生サイリスタのラッチアップ耐量を向上
させると共に、飽和電流の増加を抑制でき、この結果、
短絡耐量が改善されて、例えば、 １５０℃を越える高
温度においても安定した動作を行なうことのできるＩＧ
ＢＴが得られる。
ニットセルを微細化し、かつバイパス領域を最適化する
ことにより、寄生サイリスタのラッチアップ耐量を向上
させると共に、飽和電流の増加を抑制でき、この結果、
短絡耐量が改善されて、例えば、 １５０℃を越える高
温度においても安定した動作を行なうことのできるＩＧ
ＢＴが得られる。
以下、この発明に係る半導体装置、こ＼では、ＩＧＢＴ
の実施例につき、第１図ないし第５図を参照して詳細に
説明する。
の実施例につき、第１図ないし第５図を参照して詳細に
説明する。
第１図はこの発明の一実施例装置を適用したＩＧＢＴの
概要構成を模式的に示す断面斜視図であって、この第１
図実ｈＮ例構成において、首記第８図従来例構成と同一
符号は同一または相当部分を表わしている。
概要構成を模式的に示す断面斜視図であって、この第１
図実ｈＮ例構成において、首記第８図従来例構成と同一
符号は同一または相当部分を表わしている。
すなわち、こ５でも、第１図に示す実施例装置によるＩ
ＧＢＴの構成において、符号１はｐ形ドレイン層を示し
、２は館記ｐ形ドレイン層ｌ上に形成されたｎ形ボディ
層、３はこのｎ形ボディ層２上に選択的に形成されたｐ
形つェル層、４はこのｐ形つェル層３内に選択的に形成
されたｎ形ソース層、５はゲート酸化膜、６，７．ｇよ
び８はそわぞれにドレイン電極、ソース電極、およびゲ
ート電極であり、４１は前記ｎ形ソース層４の一部を取
り除いた領域、つまり、バイパス領域であって、このＩ
ＧＢＴにおいても、パワーＭＯＳ Ｆ ＥＴの場合と同
様に、単位ユニットセルの複数個を並列接続した構造か
らなっている。
ＧＢＴの構成において、符号１はｐ形ドレイン層を示し
、２は館記ｐ形ドレイン層ｌ上に形成されたｎ形ボディ
層、３はこのｎ形ボディ層２上に選択的に形成されたｐ
形つェル層、４はこのｐ形つェル層３内に選択的に形成
されたｎ形ソース層、５はゲート酸化膜、６，７．ｇよ
び８はそわぞれにドレイン電極、ソース電極、およびゲ
ート電極であり、４１は前記ｎ形ソース層４の一部を取
り除いた領域、つまり、バイパス領域であって、このＩ
ＧＢＴにおいても、パワーＭＯＳ Ｆ ＥＴの場合と同
様に、単位ユニットセルの複数個を並列接続した構造か
らなっている。
また、第２図は、この一実施例での装置構成におけるウ
ェル長ａ／チャネル巾Ｗと、単位面積毎の飽和電流１ｃ
、（ｓａｔ）と、ラッチアップ電流ＩＬとの関係を表わ
したグラフである。
ェル長ａ／チャネル巾Ｗと、単位面積毎の飽和電流１ｃ
、（ｓａｔ）と、ラッチアップ電流ＩＬとの関係を表わ
したグラフである。
つまり、この第２図から明らかなように、ウェル長ａ／
チャネル巾胃の値が局程度になると、そのラッチアップ
電流ＩＬが２倍程度まで増加するのに対して、飽和電流
ＩＣＥ （ｓａｔ）は２倍程度しか増加しないことを示
している。また、ラッチアップ電流［１，に関しては、
その２５℃の動作温度での値に対して、これが１２５℃
の動作温度では、約１７２．５程度になり、一方、飽和
電流ｒｃＥ（ｓａｔ）については、その２５℃の動作温
度での値に対して、 １２５℃の動作温度では、約７７
１Ｏ程度になる。そしてまた、ウェル長ａ／チャネル巾
胃〈５においては、ラッチアップ電流ｒｔ、（動作温度
１５０℃）〉飽和電流Ｉｃｅ（Ｓａｔ）（動作温度１５
０℃）でノンラッチ形となって、こ工では、このａ／ｗ
の値が小さければ小さい程、ＩＬ（動作温度１５０℃）
−ＩｃＦ：（ｓａｔ） （動作温度１５０℃）の差が大
きくなるが、しかし、このａ／ｗの値が小さくなり過ぎ
ると、ＩＣＥ（ｓａｔ）の値が短絡限界を越えて、その
破壊が問題となる。
チャネル巾胃の値が局程度になると、そのラッチアップ
電流ＩＬが２倍程度まで増加するのに対して、飽和電流
ＩＣＥ （ｓａｔ）は２倍程度しか増加しないことを示
している。また、ラッチアップ電流［１，に関しては、
その２５℃の動作温度での値に対して、これが１２５℃
の動作温度では、約１７２．５程度になり、一方、飽和
電流ｒｃＥ（ｓａｔ）については、その２５℃の動作温
度での値に対して、 １２５℃の動作温度では、約７７
１Ｏ程度になる。そしてまた、ウェル長ａ／チャネル巾
胃〈５においては、ラッチアップ電流ｒｔ、（動作温度
１５０℃）〉飽和電流Ｉｃｅ（Ｓａｔ）（動作温度１５
０℃）でノンラッチ形となって、こ工では、このａ／ｗ
の値が小さければ小さい程、ＩＬ（動作温度１５０℃）
−ＩｃＦ：（ｓａｔ） （動作温度１５０℃）の差が大
きくなるが、しかし、このａ／ｗの値が小さくなり過ぎ
ると、ＩＣＥ（ｓａｔ）の値が短絡限界を越えて、その
破壊が問題となる。
また、第３図は、同上装置構成におけるバイパス巾Ｚ／
チャネル巾Ｗを変えたときのウェル長ａ／チャネルｒｌ
１ｗと、飽和電流ｌｃｔ、 （ｓａｔ）との関係を示す
グラフである。
チャネル巾Ｗを変えたときのウェル長ａ／チャネルｒｌ
１ｗと、飽和電流ｌｃｔ、 （ｓａｔ）との関係を示す
グラフである。
こＳでも、この第３図から明らかなように、たとえ、ウ
ェル長ａ／チャネル巾Ｗが小さくても、バイパス巾Ｚ／
チャネル巾Ｗを大きくすることで、飽和電流ｔｃｇ（ｓ
ａｔ）が下がるために短絡限界にかさらなくなる。また
、一方、バイパス巾２７チヤネル巾Ｗを大きくすること
は、ｎ形ソース層４の直下のｐ形つェル層４を流れる電
流の−・部が、バイパス領域４１を通って流れるために
、このｎ形ソース層４の直下のｐ形つェル層４を流れる
電流が、実効的に減少されてラッチアップ耐量を向上さ
せる効果があり、バイパス層４１がない、 ｚ／ｗ＝０
の場合にあっては、 ３．５Ｘ １０−’ ｃｒｎ”＜
ａ／ｗ ＜ ５Ｘ １Ｏ−６ｃｒｎ’が要求され、かつ
また、ｚ／ｗＪ、７５にすれば、ａ／ｗは、 １．ｓｘ
ｔｏ−ｇＣｒｒ＋”まで可能で、ｚ／ｗ−０，５にす
れば、ａ／ｗは、 １．５Ｘ Ｉｎ−’ Ｃばまで下げ
ることができ、そして、ｚ／ｗ−０，５にしても、ａ／
ｗが４倍の値のときとそのチャネル巾Ｗが変わらないた
め、基本的にＶｃｅ（ｓａｔ）などが変わることはなく
、こＳでは、ウェル長ａ／チャネルｒｌ−］ ｗを５ｘ
ｌＯ−６ｃｄ程度以下に微細化することが好ましい。
ェル長ａ／チャネル巾Ｗが小さくても、バイパス巾Ｚ／
チャネル巾Ｗを大きくすることで、飽和電流ｔｃｇ（ｓ
ａｔ）が下がるために短絡限界にかさらなくなる。また
、一方、バイパス巾２７チヤネル巾Ｗを大きくすること
は、ｎ形ソース層４の直下のｐ形つェル層４を流れる電
流の−・部が、バイパス領域４１を通って流れるために
、このｎ形ソース層４の直下のｐ形つェル層４を流れる
電流が、実効的に減少されてラッチアップ耐量を向上さ
せる効果があり、バイパス層４１がない、 ｚ／ｗ＝０
の場合にあっては、 ３．５Ｘ １０−’ ｃｒｎ”＜
ａ／ｗ ＜ ５Ｘ １Ｏ−６ｃｒｎ’が要求され、かつ
また、ｚ／ｗＪ、７５にすれば、ａ／ｗは、 １．ｓｘ
ｔｏ−ｇＣｒｒ＋”まで可能で、ｚ／ｗ−０，５にす
れば、ａ／ｗは、 １．５Ｘ Ｉｎ−’ Ｃばまで下げ
ることができ、そして、ｚ／ｗ−０，５にしても、ａ／
ｗが４倍の値のときとそのチャネル巾Ｗが変わらないた
め、基本的にＶｃｅ（ｓａｔ）などが変わることはなく
、こＳでは、ウェル長ａ／チャネルｒｌ−］ ｗを５ｘ
ｌＯ−６ｃｄ程度以下に微細化することが好ましい。
また、第４図はこの発明装置の他の実施例を通用したＩ
ＧＢＴの概要構成を模式的に示す断面斜視図であり、こ
の第４図実施例装置は、ｐ形トレイン層ｌとｎ形ボディ
層２との間に、ｐ形ドレイン層Ｉからの正孔の注入を抑
制するためのｎ形バッファ層２１を設けた構成であって
、前記第１図実施例装置と同様な作用効果が得られる。
ＧＢＴの概要構成を模式的に示す断面斜視図であり、こ
の第４図実施例装置は、ｐ形トレイン層ｌとｎ形ボディ
層２との間に、ｐ形ドレイン層Ｉからの正孔の注入を抑
制するためのｎ形バッファ層２１を設けた構成であって
、前記第１図実施例装置と同様な作用効果が得られる。
なお、餌記第１図、および第４図に示す各実施例装置に
おいては、ＩＧＢＴでの単位ユニットセルを、それぞれ
にストライブ構造にした場合について述べたが、第５図
（ａ） 、 （ｂ） 、 （ｃ）に示されているように
、同各単位ユニットセルを正方形、多角形１円形などの
各態様構造にした場合にも適用できることは勿論であり
、また、こ工ではｎチャネル形ＩＧＢＴについて説明し
たが、すべての層が反対の導電形のｐチャネル形Ｉ Ｇ
ＢＴであっても同様である。
おいては、ＩＧＢＴでの単位ユニットセルを、それぞれ
にストライブ構造にした場合について述べたが、第５図
（ａ） 、 （ｂ） 、 （ｃ）に示されているように
、同各単位ユニットセルを正方形、多角形１円形などの
各態様構造にした場合にも適用できることは勿論であり
、また、こ工ではｎチャネル形ＩＧＢＴについて説明し
たが、すべての層が反対の導電形のｐチャネル形Ｉ Ｇ
ＢＴであっても同様である。
（発明の効果）
以上詳述したように、この発明によれば、第１導電形の
ドレイン層、このトレイン層上に形成された第２導電形
のボディ層、このボディ層上に選択的に形成された第１
導電形のウェル層、このウェル層内に選択的に形成され
た第２導電形のソース層をそれぞれに設けて、複数の単
位ユニットセルを構成させたＩＧＢＴにおいて、ソース
層の直下におけるウェル層部分でのウェル長とチャネル
巾との比が、ｓｘ ｔｏ−ａ Ｃｒｒｌ’程度以下にな
るように微細化させたので、このＩＧＢＴでの単位ユニ
ットセルの微細化と、そのバイパス領域の最適化とによ
って、寄生サイリスタのラッチアップ耐量を効果的に向
上させ得ると共に、飽和電流の増加を十分に抑制でき、
この結果として、ＩＧＢＴでの短絡耐量が格段に改みさ
れ、高温度においても安定した動作を行なうことのでき
るＩＧＢＴを実現し得るのである。
ドレイン層、このトレイン層上に形成された第２導電形
のボディ層、このボディ層上に選択的に形成された第１
導電形のウェル層、このウェル層内に選択的に形成され
た第２導電形のソース層をそれぞれに設けて、複数の単
位ユニットセルを構成させたＩＧＢＴにおいて、ソース
層の直下におけるウェル層部分でのウェル長とチャネル
巾との比が、ｓｘ ｔｏ−ａ Ｃｒｒｌ’程度以下にな
るように微細化させたので、このＩＧＢＴでの単位ユニ
ットセルの微細化と、そのバイパス領域の最適化とによ
って、寄生サイリスタのラッチアップ耐量を効果的に向
上させ得ると共に、飽和電流の増加を十分に抑制でき、
この結果として、ＩＧＢＴでの短絡耐量が格段に改みさ
れ、高温度においても安定した動作を行なうことのでき
るＩＧＢＴを実現し得るのである。
第１図はこの発明装置の一実施例を適用したＩＧＢＴの
概要構成を模式的に示す断面斜視図、第２図、および第
３図は同上第１図実施例装置における飽和電流ｒｃｇ
（ｓａｔ） 、ラッチアップ電流１１．と、ウェル長ａ
／チャネル巾Ｗとの関係を示すグラフ。 およびバイパス巾Ｚ／チャネル巾Ｗをパラメータとした
飽和電流１ｃ、、（ｓａｔ、）と、ウェル長ａ／チャネ
ル巾Ｗとの関係を示すグラフ、第４図は同上装置の他の
実施例を適用したＩＧＢＴの概要構成を模式的に示す断
面斜視図、第５図（ａ）ないしくＣ）はこれらの各実施
例装置での部分構成例を示すそれぞれに説明図であり、
また、第６図、ないし第８図は従来の各別個によるＩＧ
ＢＴの概要構成を模式的に示すそれぞれに断面図である
。 ！・・・・ｎ形ドレイン層、２・・・・ｎ形ボディ層、
３・・・・ｐ形つェル層、４・・・・ｎ形ソース層、４
１・・・・バイパス領域、５・・・・ゲート酸化膜、６
・・・・ドレイ電極、７・・・・ソース電極、８・・・
・ゲート電極代理人 大 岩 増 雑
業１図 １ ；ｎうＬ−＝シイ／層 ６ ； ト・・νＡ ／宅ノＬ ７：ソースを坐 ８；が’−Ｌ ’Ｅ、＆ ９； ドレイン叱見ヒ 第２ 因 第３図 ”ＩＨ（Ｃｍ２） Ｘ１０−６ 第４図 第５図 第５図 （ｂ） （Ｃ） 第７図 手続補正帯（自発）
概要構成を模式的に示す断面斜視図、第２図、および第
３図は同上第１図実施例装置における飽和電流ｒｃｇ
（ｓａｔ） 、ラッチアップ電流１１．と、ウェル長ａ
／チャネル巾Ｗとの関係を示すグラフ。 およびバイパス巾Ｚ／チャネル巾Ｗをパラメータとした
飽和電流１ｃ、、（ｓａｔ、）と、ウェル長ａ／チャネ
ル巾Ｗとの関係を示すグラフ、第４図は同上装置の他の
実施例を適用したＩＧＢＴの概要構成を模式的に示す断
面斜視図、第５図（ａ）ないしくＣ）はこれらの各実施
例装置での部分構成例を示すそれぞれに説明図であり、
また、第６図、ないし第８図は従来の各別個によるＩＧ
ＢＴの概要構成を模式的に示すそれぞれに断面図である
。 ！・・・・ｎ形ドレイン層、２・・・・ｎ形ボディ層、
３・・・・ｐ形つェル層、４・・・・ｎ形ソース層、４
１・・・・バイパス領域、５・・・・ゲート酸化膜、６
・・・・ドレイ電極、７・・・・ソース電極、８・・・
・ゲート電極代理人 大 岩 増 雑
業１図 １ ；ｎうＬ−＝シイ／層 ６ ； ト・・νＡ ／宅ノＬ ７：ソースを坐 ８；が’−Ｌ ’Ｅ、＆ ９； ドレイン叱見ヒ 第２ 因 第３図 ”ＩＨ（Ｃｍ２） Ｘ１０−６ 第４図 第５図 第５図 （ｂ） （Ｃ） 第７図 手続補正帯（自発）
Claims (1)
- 第１導電形のドレイン層、このドレイン層上に形成さ
れた第２導電形のボディ層、このボディ層上に選択的に
形成された第１導電形のウェル層、このウェル層内に選
択的に形成された第２導電形のソース層をそれぞれに設
けて、複数の単位ユニットセルを構成させたＩＧＢＴに
おいて、前記ソース層の直下におけるウェル層部分での
ウェル長とチャネル巾との比を５×１０＾−＾６ｃｍ＾
２程度以下に微細化したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093916A JPH0783117B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093916A JPH0783117B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01265569A true JPH01265569A (ja) | 1989-10-23 |
| JPH0783117B2 JPH0783117B2 (ja) | 1995-09-06 |
Family
ID=14095788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093916A Expired - Lifetime JPH0783117B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783117B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065869A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | 縦型電界効果トランジスタ |
| US5381026A (en) * | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
| US5644150A (en) * | 1994-03-28 | 1997-07-01 | Fuji Electric Co., Ltd. | Insulated gate thyristor |
| US5894139A (en) * | 1996-05-30 | 1999-04-13 | Fuji Electric Co., Ltd. | Semiconductor device structure for insulated gate bipolar transistor |
| JP2000294783A (ja) * | 1999-03-26 | 2000-10-20 | Samsung Electronics Co Ltd | 電力用ｍｏｓトランジスタ及びその製造方法 |
| JP2004228553A (ja) * | 2002-11-28 | 2004-08-12 | Sanken Electric Co Ltd | 絶縁ゲート型半導体素子及びその製造方法 |
| JP2009289988A (ja) * | 2008-05-29 | 2009-12-10 | Fuji Electric Device Technology Co Ltd | 高耐圧縦型ｍｏｓｆｅｔ |
Citations (2)
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| JPS60236265A (ja) * | 1984-05-09 | 1985-11-25 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
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-
1988
- 1988-04-15 JP JP63093916A patent/JPH0783117B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009289988A (ja) * | 2008-05-29 | 2009-12-10 | Fuji Electric Device Technology Co Ltd | 高耐圧縦型ｍｏｓｆｅｔ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783117B2 (ja) | 1995-09-06 |
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