JPS5879337A - Ｔｔｌ集積回路 - Google Patents
Ｔｔｌ集積回路Info
- Publication number
- JPS5879337A JPS5879337A JP17802981A JP17802981A JPS5879337A JP S5879337 A JPS5879337 A JP S5879337A JP 17802981 A JP17802981 A JP 17802981A JP 17802981 A JP17802981 A JP 17802981A JP S5879337 A JPS5879337 A JP S5879337A
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- JP
- Japan
- Prior art keywords
- transistor
- output
- section
- ttl
- terminal
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ユーザが出力形式を任意に選択できるように
したＴＴＬ集積回路に関する。
したＴＴＬ集積回路に関する。
ＴＴＬ回路の出力形式にはトーテムポール型とオープン
コレクタ型があるが、従来の集積回路（ＩＣ）ではその
出力形式が上記いずれかに固定されているため、ユーザ
は所費とする出力形式のＴＴＬ集積回路を購入しなけれ
ばならず、またメーカも出力形式に応じた製造工程を用
意する必要がある。
コレクタ型があるが、従来の集積回路（ＩＣ）ではその
出力形式が上記いずれかに固定されているため、ユーザ
は所費とする出力形式のＴＴＬ集積回路を購入しなけれ
ばならず、またメーカも出力形式に応じた製造工程を用
意する必要がある。
本発明は、上述した出力形式をユーザが任意に選択し得
る丁ＴＬ集積回路を提案するもので、その特徴とすると
ζろはトーテムポール型のＴＴＬ回路を構成する入力部
、位相分割トランジスタ、出力部、およびオフバッファ
部を備え、皺入力部と該位相分割トランジスタのベース
との間、該位相分割トランジスタの；レクタと該オフバ
ッファ部との間、および骸位相分割トランジスタのエミ
ッタと該出力部との間は内部配線で接続し、そしてＴＴ
Ｌ回路構成時ＫＦｉ該オフバッファ部の出力端と該出力
部の出力端は、内部配線では接続せず、リード線によっ
て集積回路パッケージのそれぞれ異なる外部端子ビンに
接続してなる点にある。以下、図示の実施例を参照しな
がらこれを詳細に説明する。
る丁ＴＬ集積回路を提案するもので、その特徴とすると
ζろはトーテムポール型のＴＴＬ回路を構成する入力部
、位相分割トランジスタ、出力部、およびオフバッファ
部を備え、皺入力部と該位相分割トランジスタのベース
との間、該位相分割トランジスタの；レクタと該オフバ
ッファ部との間、および骸位相分割トランジスタのエミ
ッタと該出力部との間は内部配線で接続し、そしてＴＴ
Ｌ回路構成時ＫＦｉ該オフバッファ部の出力端と該出力
部の出力端は、内部配線では接続せず、リード線によっ
て集積回路パッケージのそれぞれ異なる外部端子ビンに
接続してなる点にある。以下、図示の実施例を参照しな
がらこれを詳細に説明する。
第１図は本発明の一実施儒を示す等両回略図である。同
図において１は入力部、２ｄ小出力、３はオフバッファ
部、Ｑｌは位相分割トランジスタで、これらが１論理回
路単位として８８Ｉ （小規模集積回路）でＦｉＩＣ
チップＣＨ内１ｃ１個又は複数個形成される。本例の入
力部１は外部の入力端子！Ｎに接続される１個のダイオ
ード−を要部とするが、ここは入力数に応じ複数のダイ
オードで構成されることもめれば、１個のマルチエミッ
タに置き換えられることもある。出力部２Ｆｉ）ランジ
スタＱ、。
図において１は入力部、２ｄ小出力、３はオフバッファ
部、Ｑｌは位相分割トランジスタで、これらが１論理回
路単位として８８Ｉ （小規模集積回路）でＦｉＩＣ
チップＣＨ内１ｃ１個又は複数個形成される。本例の入
力部１は外部の入力端子！Ｎに接続される１個のダイオ
ード−を要部とするが、ここは入力数に応じ複数のダイ
オードで構成されることもめれば、１個のマルチエミッ
タに置き換えられることもある。出力部２Ｆｉ）ランジ
スタＱ、。
Ｑ、および抵抗−９Ｒ１からなり、トランジスタＱ鵞の
コレクタはトーテムポール型の場合オフバッファ部のト
ランジスタＱｓのニオツタに接続されるが、本発明では
この接続をせず、チップ内部の出力端Ｔ、へ接続する。
コレクタはトーテムポール型の場合オフバッファ部のト
ランジスタＱｓのニオツタに接続されるが、本発明では
この接続をせず、チップ内部の出力端Ｔ、へ接続する。
オフバッファ部３はダーリントン接続されたトランジス
タＱ４− ＱｓとダイオードＤｔ。
タＱ４− ＱｓとダイオードＤｔ。
Ｄｌ並びに抵抗Ｒ４からなり、トランジスタＱｓのエミ
ッタは上述のように従来方式なら出力部のトランジスタ
Ｑ、へ接続されるが本発明ではこの接続をせず、チップ
内部の出力端Ｔ１へ接続する。出力端ＴＩ、 Ｔ、は具
体的にはＩＣチップのポンディングパッドてあり、そし
て入力端子ＩＮは出力端子０ＵＴ１゜ＯＵＴ！と共ＫＩ
ＣＡッケージの端子ビンである。
ッタは上述のように従来方式なら出力部のトランジスタ
Ｑ、へ接続されるが本発明ではこの接続をせず、チップ
内部の出力端Ｔ１へ接続する。出力端ＴＩ、 Ｔ、は具
体的にはＩＣチップのポンディングパッドてあり、そし
て入力端子ＩＮは出力端子０ＵＴ１゜ＯＵＴ！と共ＫＩ
ＣＡッケージの端子ビンである。
出力部２の入力端は位相分割トランジスタＱ、のエミッ
タ側に接続され、出力段のトランジスタＱｘがトランジ
スタＱ１と同様にオン、オフする。これら入力部１、位
相分割トランジスタＱ１、出力ｓ２だけでオープンコレ
クタ型のＴＴＬ回路が構成できるので、先ずこの動作を
説明する。入力ＩＮがＬ（ロー）であると電源＋Ｖから
抵抗１１に流れる電流ｔＳＦｉダイオードＤ・側に流れ
る。この丸めトランジスタＱ１にベース電流が供給され
ないので、トランジスタＱ１〜Ｑ、は全てオフの状態に
ある。このとき出力端Ｔ、の状態はＨ（ハイ）、つまシ
オープンである。これに対し入力ＩＮがＬからＨへ立上
ると電流ｉ１がトランジスタＱ、のベースへ流入する。
タ側に接続され、出力段のトランジスタＱｘがトランジ
スタＱ１と同様にオン、オフする。これら入力部１、位
相分割トランジスタＱ１、出力ｓ２だけでオープンコレ
クタ型のＴＴＬ回路が構成できるので、先ずこの動作を
説明する。入力ＩＮがＬ（ロー）であると電源＋Ｖから
抵抗１１に流れる電流ｔＳＦｉダイオードＤ・側に流れ
る。この丸めトランジスタＱ１にベース電流が供給され
ないので、トランジスタＱ１〜Ｑ、は全てオフの状態に
ある。このとき出力端Ｔ、の状態はＨ（ハイ）、つまシ
オープンである。これに対し入力ＩＮがＬからＨへ立上
ると電流ｉ１がトランジスタＱ、のベースへ流入する。
この結果トランジスタＱ１がオンしてそのコレクタ、ニ
オツタ関に電源＋Ｖから電流量、が流れる。
オツタ関に電源＋Ｖから電流量、が流れる。
そして、これらの電流１１ｅｌ雪がトランジスタＱｈＱ
、のベースに分派されるので両トランジスタはオンする
。このとき出力端Ｔ、の状態はＬとなる。更に入力ＩＮ
がＨからＬへ立下るとトランジスタＱ１のベースに流入
する電流１１がダイオードＤ・側に流れるのでトランジ
スタＱ、はオフとなり、この結果トランジスタＱ＊ −
Ｑｍもオフと危抄、最初のＨ出力状態となる。尚、トラ
ンジスター、そのベース、コレクタ回路の抵抗ＲｗｅＲ
ｓは、トランジスタ（ｂがオフになるときのベース電荷
排出用つまＶターンオフ促進用なので単なる１個の抵抗
で置き換えてもよいが、図示のトランジスタ回路の方が
トランジスタＱ、のターンオン促進に有効である。
、のベースに分派されるので両トランジスタはオンする
。このとき出力端Ｔ、の状態はＬとなる。更に入力ＩＮ
がＨからＬへ立下るとトランジスタＱ１のベースに流入
する電流１１がダイオードＤ・側に流れるのでトランジ
スタＱ、はオフとなり、この結果トランジスタＱ＊ −
Ｑｍもオフと危抄、最初のＨ出力状態となる。尚、トラ
ンジスター、そのベース、コレクタ回路の抵抗ＲｗｅＲ
ｓは、トランジスタ（ｂがオフになるときのベース電荷
排出用つまＶターンオフ促進用なので単なる１個の抵抗
で置き換えてもよいが、図示のトランジスタ回路の方が
トランジスタＱ、のターンオン促進に有効である。
トーテムポール型のＴＴＬ回路は上記構成にオフバッフ
ァ部３を加え、且つ出力端’ｒ、 ｅ Ｔ１間を接続し
て作る。そして、ＩＮ＝Ｌでトランジスタ９１〜偽がオ
フのときはトランジスタＱａ、Ｑｓがオンとなって出力
端Ｔｓ（”Ｔ＊）を抵抗Ｒ１を通して電源＋Ｖａに引上
ける（この点がオープンコレクタ型と異なる）。これに
対しＩＮ＝ＨでトランジスタＱｌ −Ｑｓがオンのとき
はトランジスタＱ＆、Ｑｓｔｌ；ｉオフとなり、出力端
Ｔ、（＝テ、）をＬＫする（この点はオープンコレクタ
型と同じ）。尚、ダイオード−はトランジスタＱｓのベ
ース電荷をトランジスタＱ。
ァ部３を加え、且つ出力端’ｒ、 ｅ Ｔ１間を接続し
て作る。そして、ＩＮ＝Ｌでトランジスタ９１〜偽がオ
フのときはトランジスタＱａ、Ｑｓがオンとなって出力
端Ｔｓ（”Ｔ＊）を抵抗Ｒ１を通して電源＋Ｖａに引上
ける（この点がオープンコレクタ型と異なる）。これに
対しＩＮ＝ＨでトランジスタＱｌ −Ｑｓがオンのとき
はトランジスタＱ＆、Ｑｓｔｌ；ｉオフとなり、出力端
Ｔ、（＝テ、）をＬＫする（この点はオープンコレクタ
型と同じ）。尚、ダイオード−はトランジスタＱｓのベ
ース電荷をトランジスタＱ。
側へ流してＱ、のオフタイムを速めるものであり、また
ダイオードＤ、は出力端丁ｌ＠に接続される外部負荷の
電荷を引抜きＱ、のオンタイムを速めるものである。抵
抗Ｒ４はトランジスタものベース電荷排出用で、ダイオ
ードＤ茸と岡じ機能を持つ、従ってダイオードＤ、は省
略してもよい。
ダイオードＤ、は出力端丁ｌ＠に接続される外部負荷の
電荷を引抜きＱ、のオンタイムを速めるものである。抵
抗Ｒ４はトランジスタものベース電荷排出用で、ダイオ
ードＤ茸と岡じ機能を持つ、従ってダイオードＤ、は省
略してもよい。
ところでＴＴＬ回路などは製作に当ってマスタースライ
ス方式をとることが普通であ如、この場合は半導体チッ
プにベース、エンツタ拡散などを済ませておき、注文が
あれば電極配線以降の工程だゆで製品とし、直ちに出荷
できる０例えば第１図の例では半導体チップにトランジ
スタＱ１〜（ｂ ｓダイオード−、Ｄｔ＊ Ｄｓ、抵抗
Ｒｔ −Ｒｅ ・””’を形成しておき、これらを図示
のように内部配線で接続し且つ偽のエミッタとｑ諺のコ
レクタも内部配線で接続してその接続部をリード線で外
部の出力端子に接続すればオフバッフγ部使用のトーテ
ムポール型となり、またオフバッファ部３の配線は省略
（切断）してオフバッファ部３を実質的に除いた状態に
してＱ、のコレクタをリード線で外部出力端子に接続す
ればオープンコレクタ型になる。いずれの場合もパッケ
ージの出力端子ビンは１つで、出力形式はトーテムポー
ル型、オープンコレクタ型のいずれかに固定しており、
ユーザがこれを変えることは不可能に近い。従って従来
のＴＴＬｇ８Ｉ゛はいわはメーカ選択型のＴＴＬ回路で
ある。
ス方式をとることが普通であ如、この場合は半導体チッ
プにベース、エンツタ拡散などを済ませておき、注文が
あれば電極配線以降の工程だゆで製品とし、直ちに出荷
できる０例えば第１図の例では半導体チップにトランジ
スタＱ１〜（ｂ ｓダイオード−、Ｄｔ＊ Ｄｓ、抵抗
Ｒｔ −Ｒｅ ・””’を形成しておき、これらを図示
のように内部配線で接続し且つ偽のエミッタとｑ諺のコ
レクタも内部配線で接続してその接続部をリード線で外
部の出力端子に接続すればオフバッフγ部使用のトーテ
ムポール型となり、またオフバッファ部３の配線は省略
（切断）してオフバッファ部３を実質的に除いた状態に
してＱ、のコレクタをリード線で外部出力端子に接続す
ればオープンコレクタ型になる。いずれの場合もパッケ
ージの出力端子ビンは１つで、出力形式はトーテムポー
ル型、オープンコレクタ型のいずれかに固定しており、
ユーザがこれを変えることは不可能に近い。従って従来
のＴＴＬｇ８Ｉ゛はいわはメーカ選択型のＴＴＬ回路で
ある。
本発明はこの点を改善してユーザに出力形式の選択権を
与えるようにしたものである。つま）、メーカでは出力
端’ｒ、 ｆ ’ｒ、間を開放した状態で、他の各部に
ついてはトーテムポール型のＴＴＬ論理回路構成に必豊
な内部配線を完了しておく。そして、出力端Ｔｌ５Ｔｌ
はそれぞれリード！！４．５でｒｃパッケージの異なる
外部端子ＯＵＴ、 、 ０ＵＴＩＫ接続する。このよう
にすれば第２図（Ａ）〜（ｄ）に示すようにユーザの選
択で種々の出力形式が得られる。
与えるようにしたものである。つま）、メーカでは出力
端’ｒ、 ｆ ’ｒ、間を開放した状態で、他の各部に
ついてはトーテムポール型のＴＴＬ論理回路構成に必豊
な内部配線を完了しておく。そして、出力端Ｔｌ５Ｔｌ
はそれぞれリード！！４．５でｒｃパッケージの異なる
外部端子ＯＵＴ、 、 ０ＵＴＩＫ接続する。このよう
にすれば第２図（Ａ）〜（ｄ）に示すようにユーザの選
択で種々の出力形式が得られる。
即ち、（ａ）は外部端子ＯＵＴ、、 ＯＵＴ、間を外部
で、例えばＩＣのソケット又はプリント基板側で接続し
て使用する例で、この場合の出力形式はトーテムポール
（ＴＰ）型となる。（ｂ）は外部端子ＯＵＴ、側だけを
用、いる例で、この場合の出力形式はエミッタホロワ（
ＥＦ）となる、（Ｃ）は外部端子ＯＵＴ＊＠だけを用い
る例で、この場合の出力形式はオープンコレクタ（ＯＣ
）型となる。（ｄ）は多出力の場合で、外部端子ＯＵＴ
、からドツトアンド（ＡＮＤ）出力が、また外部端子Ｏ
ＵＴ、からドツトオア（ＯＲ）出力が得られる。尚、（
＠）のオープンコレクタではオフバッファ部３がトラン
ジスタＱ１のコレクタ負荷となる力ζこれは何ら支障を
与えず、それどころか次の如く甚だ有効である。即ちオ
フバッフ７部は出力端Ｔ１で開放となっているので電流
は流れず、その配線およびｐｍ接合が持つ容量によりコ
ンデンサとして機能する。このコンデンサはトランジス
タＱ８のオフ期間に電源＋Ｖまで充電され、トランジス
タＱ１がオンになると放電して前述した電流１２に該放
電電流が加わってトランジスタものベース電流を瞬間的
に増大させる。このため、トランジスタ毎がオフからオ
ンになる時間ｔＦｉｌ＆が短縮される。そして該コンデ
ンサはトランジスタｑのコレクタ側にあるのでトランジ
スタＱ、のりｉンオフに際してＦｉＱｌオフによりＱ！
のベースから切離さ１１１Ｑｔのオフタイムを遅くする
ことはない、従ってオープンコレクタ時には外部端子Ｏ
ＵＴ、には積極的にコンデンサを接続してもよい。
で、例えばＩＣのソケット又はプリント基板側で接続し
て使用する例で、この場合の出力形式はトーテムポール
（ＴＰ）型となる。（ｂ）は外部端子ＯＵＴ、側だけを
用、いる例で、この場合の出力形式はエミッタホロワ（
ＥＦ）となる、（Ｃ）は外部端子ＯＵＴ＊＠だけを用い
る例で、この場合の出力形式はオープンコレクタ（ＯＣ
）型となる。（ｄ）は多出力の場合で、外部端子ＯＵＴ
、からドツトアンド（ＡＮＤ）出力が、また外部端子Ｏ
ＵＴ、からドツトオア（ＯＲ）出力が得られる。尚、（
＠）のオープンコレクタではオフバッファ部３がトラン
ジスタＱ１のコレクタ負荷となる力ζこれは何ら支障を
与えず、それどころか次の如く甚だ有効である。即ちオ
フバッフ７部は出力端Ｔ１で開放となっているので電流
は流れず、その配線およびｐｍ接合が持つ容量によりコ
ンデンサとして機能する。このコンデンサはトランジス
タＱ８のオフ期間に電源＋Ｖまで充電され、トランジス
タＱ１がオンになると放電して前述した電流１２に該放
電電流が加わってトランジスタものベース電流を瞬間的
に増大させる。このため、トランジスタ毎がオフからオ
ンになる時間ｔＦｉｌ＆が短縮される。そして該コンデ
ンサはトランジスタｑのコレクタ側にあるのでトランジ
スタＱ、のりｉンオフに際してＦｉＱｌオフによりＱ！
のベースから切離さ１１１Ｑｔのオフタイムを遅くする
ことはない、従ってオープンコレクタ時には外部端子Ｏ
ＵＴ、には積極的にコンデンサを接続してもよい。
以上述べたように本発明によれば、ユーザが出力形式を
任意に選択できるのでユーザ１ＩｌｌＩＦ−おける自由
度が増すと共に使用ＩＣの１１Ｎ類が減少し、またメー
カも単一種のＩＣを製造するだけで済むので、製造工程
の単一化、納期の短縮等に寄与する効果は甚大である。
任意に選択できるのでユーザ１ＩｌｌＩＦ−おける自由
度が増すと共に使用ＩＣの１１Ｎ類が減少し、またメー
カも単一種のＩＣを製造するだけで済むので、製造工程
の単一化、納期の短縮等に寄与する効果は甚大である。
９１図は本発明の一実施例を示す回路図、第２図は本発
明に係るＴＴＬ集積回路の使用法を示す説明図である。 図中、１は入力部、Ｑｌは位相分割トランジスタ、２は
出力部、３はオフバッファ部、４．５はリード線、Ｔ＠
Ｆｉオフバッファ部の内部出力端、ＴＩは出力部の内部
出力端、ＯＵＴ、、ＯＵＴ、は外部端子、ＣＨはＩＣチ
ップである。 出願人 富士通株式会社
明に係るＴＴＬ集積回路の使用法を示す説明図である。 図中、１は入力部、Ｑｌは位相分割トランジスタ、２は
出力部、３はオフバッファ部、４．５はリード線、Ｔ＠
Ｆｉオフバッファ部の内部出力端、ＴＩは出力部の内部
出力端、ＯＵＴ、、ＯＵＴ、は外部端子、ＣＨはＩＣチ
ップである。 出願人 富士通株式会社
Claims (1)
- トーテムポール型の〒ＴＬ回路を構成する入力部、位相
分割トランジスタ、出力部、およびオフバッファ部を備
え、該入力部と該位相分割トランジスタのペースとの間
、該位相分割トランジスタのコレクタと該オフバッファ
部との間、および該位相分割トランジスタのエミッ□り
と該出力部との間は内部配線で接続し、そしてＴＴＬ回
路構成時には該オフバッファ部の出力端と該出力部の出
力端は、内部配線では接続せず、リード線によって集積
回路パッケージのそれぞれ異なる外部端子ビンに接続し
てなることを特徴とするＴＴＬ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17802981A JPS5879337A (ja) | 1981-11-06 | 1981-11-06 | Ｔｔｌ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17802981A JPS5879337A (ja) | 1981-11-06 | 1981-11-06 | Ｔｔｌ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5879337A true JPS5879337A (ja) | 1983-05-13 |
Family
ID=16041338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17802981A Pending JPS5879337A (ja) | 1981-11-06 | 1981-11-06 | Ｔｔｌ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879337A (ja) |
-
1981
- 1981-11-06 JP JP17802981A patent/JPS5879337A/ja active Pending
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