JPS5879745A - 半導体集積回路の保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路に外部端子に異常電圧が引加さ
れた場合に内部回路素子を保護する半導体集積回路の保
護装置に関する。

従来、半導体集積回路では輸送時あるいはプリント板へ
の実装等の取扱いにおいて外部端子が摩擦静電気にさら
されると破壊し易いことが知られている。この対策とし
て、外部端子と内部回路素子を保護抵抗を介し接続する
ことや各外部端子とグランドあるいは電源の間に保護ダ
イオードを接続する等の手段がとられて込る。

従来の半導体集積回路で最も一般的な保護装置は、電気
的にグランドに接続するＰ型半導体基板表面に島状にい
くつかのＮｊｌｌ領域を形成して、あるＮ型領域を外部
端子にオー建ツクに接続することによって外部端子とグ
ランドとの間に第１の保護ダイオードを接続する。更に
電源電圧でバイアスされた他のＮＷ領域内に形成したＰ
型抵抗の一端を前記外部端子に接続し他端を内部回路素
子に接続し保護抵抗とするとともに、Ｐ型抵抗と電源で
バイアスされ九Ｎ！Ｊｉ領斌とを第２の保護ダイオード
としている。

仁の従来の保護装置におりて、外部端子とグランドの間
に負電圧（後者に対して前者の電位、以下同様の極性を
とる）が印加されると、第１０ダイオードが導通して外
部端子電圧がダイオードの順方向電圧（以下Ｖｒという
）以上グランドより下がることを防ぐ。一方、外部端子
と電源の間に正の電圧が印加されると、Ｗ、２のダイオ
ードが導通して外部端子電圧が電源に対しＶｒ以上に上
ることを防いでいる。従って、電源とグランドに電源電
圧（Ｖｃｃ）が印加されている場合には外部端子電圧は
−ＶＦ及びＶＣＣ＋ＶＦにクランプされ、内部回路素子
は保護される。

従来の保護装置の問題は電源、グランド間が開放された
状態で外部端子とグランドの間に正電圧が印加された場
合及び外部端子と電源の間に負電圧が印加された場合に
生じる。前者の場合、一般に第１のＮＰダイオードの逆
耐圧は大きく、ブレイクダウンしないため第２のダイオ
ードが導通し電源電圧をもち上げる。もし電源とグラン
ドの間のインピーダンスが十分小さくなければ保護抵抗
の効果は働かず内部回路素子に高電圧が印加され破壊す
る可能性がある。後者の場合は第２のダイオードがブレ
イクダウンするため、ダイオード自体が破壊しないよう
にパターン上の対策をしなければならず広い面積を占め
る。更に、第２のダイオードは保護抵抗の一端と共通で
あり、また仮に共通にしない場合にも保護抵抗を電源で
バイアスしたＮ型領域中のＰ型領域で作る以上、ブレイ
クダウンして破壊する可能性があり、面積を大きくしな
ければならないという欠点があった。

本発明は上記欠点を除去し、外部端子と内部回路素子と
の間に接続する保護装置の素子寸法を大きくすることな
く耐破壊強度を増加させた半導体集積回路の保護装置を
提供するものである。

半導体集積回路の入力端子にアノードが接続され、電源
端子にカソードが接続された第１のダイオードと、前記
入力端子にカソードが接続されアノードがグランド端子
に接続され九第２のダイオードと、前記電源端子にコレ
クタが接続され前記グランド端子にエイフタが接続され
ベースが開放であるＮＰＮ）ランジスタとを含んで構成
される。

本発明の実施例について図面を用いて説明する。

第１図は本発明の一実施例の回路図である。

半導体集積回路は入力端子１００、出力端子１０１、電
源端子１０２、グランド端子１０３の各外部端子を有し
、これにトランジスタ４．５、抵抗６．７．８が図のよ
うに接続されて増幅器を構成している。

入力端子１００とグランド端子１０３間には第１のダイ
オード１が、入力端子１００と電源端子１０２との間に
は第２のダイオード２をそれぞれ接続し、入力端子１０
０とトランジスタ４０ベースとの間には保護抵抗３が入
っている。更に、出力端子１０１と電源１０２及びグラ
ンド１０３との間には保護ダイオード９．１０が接続さ
れている。本発明の半導体集積回路の保護装置は電源端
子１０２とグランド端子１０３間にベースを開放したＮ
ＰＮの保護トランジスタ１１が接続されていることが特
長の一つである。

今、入力端子１００とグランド端子１０３及び電源端子
１０２間に正、負の異常電圧が印加された場合、第１の
ダイオード１が導通、あるいは第２のダイオード２が導
通、あるいはＭ２のダイオード２が導通してトランジス
タ１１はサスティン、あるいは第１のダイオード１が導
通してトランジスタ１１がサスティンの４つのいずれ力
島の状態となる。どの場合にもブレイクダウンする接合
はなく、また、入力端子１００の電圧は、グランド及び
電源に対して ＶＦｔ　たｔｆＶｙ＋ＬＶｃｍ。

でクランプされる。

更に詳しく説明すると、入力端子１００とグランド端子
１０３との間に正電圧が印加された場合には第２のダイ
オード２が導通し電源電圧をもち上げる。電源電圧が保
護トランジスタ１１のＬＶｃｔ。

に達するとサスティン状態となシ、電源−グランド間を
非常に低いインピーダンスとし入力端子電圧をクランプ
する。また入力端子１００と電源間に負電圧が印加され
ると第１のダイオ−）”　Ｉ　Ａ！導通しグランド電圧
を引き下げる。電源とグランド。

間電圧がＬＶｃｔｏになるとサスティン状態とな９入力
端子と電源間電圧をクランプする。この時外部端子と電
源間に加わる電圧は ＬＶＣＩＣＯ＋　ＶＢＥ であり、一般に第２のダイオード２の逆耐圧よりも十分
小さいため、第２のダイオード２はブレイクダウンせず
、従って破壊に対して特に対策する必要もない。また外
部端子に接続する抵抗、トランジスタ等の内部回路素子
についても破壊に対してなんら対策する必要がなくなる
。

出力端子１０１についても全く同様にクランプされる。

第２図は第１図に示す回路を半導体基板に実現したとき
の断面図である。

Ｐ型半導体基板２０表面に設けられ、ｒ絶縁層２５．２
６で分離された島状Ｎ領域２３にトランジスタ５を形成
する。Ｎ領域２３及びトランジスタ５の埋込層２１とＰ
型半導体基板２０はダイオード９を兼ねている。他の島
状Ｎ領域２４内には、抵抗８及びトランジスタ１１が形
成されトランジスタ１１のコレクタ３２及び抵抗８の一
端は電源に接続して抵抗８の他端はトランジスタ５のＶ
コレクタ領域３０に接続している。また抵抗８とＮ領域
２４及びＭ層３１はダイオード１ｏを兼ねている。

以上のように電源とグランドの間にペースを開放したＮ
ＰＮの保護トランジスタ１１を付加することによって各
外部端子に対していちじるしい保騙効果を得ることがで
きる。

上記実施例では増幅回路の人、出方端子の保護装置につ
いて述べたが、他の回部の外部端子についても同様に適
用できる。

以上詳細に説明したように、本発明によれば、外部端子
に接続する内部回路素子の寸法を大きくすることなく耐
破壊強度を大きくした半導体集積回路の保護装置が得ら
れ、内部回路内の外部端子に接続される抵抗やトランジ
スタの素子とそれ以外の他の素子との抵抗相対比、Ｖｍ
ｚの整合等が可能になると込う効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図に
示す回路を半導体基板に実現したときの断面図である。 １・・・・・・第１のダイオード、２・・・・・・第２
のダイオード、３・・・・・・保護抵抗、４．５・・・
・・・トランジスタ６．７．８・・・・・・抵抗％９．
１０・・・・・・保護ダイオード、１１・・・・・・保
護トランジスタ、２０・・・・・・Ｐ型半導体基板、２
１．２２・・・・・・ｗ埋込層、２３．２４・・・・・
・島状Ｎ領域、２５．２６．２７・・・・・・ｒ絶縁層
、２８・・・・・・Ｐペース領域、２９・・・・・・を
工きツタ領域、３０・・・・・・ｔコレクタ領域、３１
・・・・・・を領域、３２・・・・・・マコレクタ領域
、３３・・・”・・Ｐベース領域、３４・・・・・・ｔ
エミッタ領域、１００・・・・・・入力端子、１０１・
・・・・・出力端子、１０２・・・・・・電源端子、１
０３・・・・・・　グランド端子。 −２′／

Claims (1)

【特許請求の範囲】
1. 半導体集積回路の入力端子にアノードが接続され、電源
   端子にカソードが接続された第１のダイオードと、前記
   入力端子にカソードが接続されアノードがグランド端子
   に接続された第２のダイオードと、前記電源端子にコレ
   クタが接続され前記グランド端子にエイツタが接続され
   ペースが開放であるＮＰＮ）ランジスタとを含むことを
   特徴とする半導体集積回路の保護装置。