JPS5965464A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5965464A JPS5965464A JP57175073A JP17507382A JPS5965464A JP S5965464 A JPS5965464 A JP S5965464A JP 57175073 A JP57175073 A JP 57175073A JP 17507382 A JP17507382 A JP 17507382A JP S5965464 A JPS5965464 A JP S5965464A
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- Japan
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- integrated circuit
- semiconductor integrated
- power supply
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Links
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- 238000002955 isolation Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 description 16
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置に関し、特に印加電源端子
の誤接続時において、半導体集積回路及び電源の破壊を
防止する保護手段を内蔵したものに関する。
の誤接続時において、半導体集積回路及び電源の破壊を
防止する保護手段を内蔵したものに関する。
従来例の構成とその問題点
バイポーラ型半導体集積回路は、トランジスタダイオー
ド、抵抗等の多数の素子を一つのシリコンチップ上に形
成し、これを所望の回路機能を果たすべく相互に接続し
たものであるが、これら素子間の分離方法として、現在
広く用いられている方法にＰＮ接合分離がある。
ド、抵抗等の多数の素子を一つのシリコンチップ上に形
成し、これを所望の回路機能を果たすべく相互に接続し
たものであるが、これら素子間の分離方法として、現在
広く用いられている方法にＰＮ接合分離がある。
この方法の構造を第１図に示す。即ち、第１図は半導体
集積回路で用いられるＮ Ｐ Ｎ ）ランジスタを例と
してＰＮ接合分離を示しだものであり、同図（８）は平
面図、同図（Ｂ）は同平面図のｘ−ｘ’断面図である。
集積回路で用いられるＮ Ｐ Ｎ ）ランジスタを例と
してＰＮ接合分離を示しだものであり、同図（８）は平
面図、同図（Ｂ）は同平面図のｘ−ｘ’断面図である。
図中、１はＰ型基板、２は前記Ｐ型基板１上にトランジ
スタのコレクタ抵抗を下げるために拡散されたＮ型埋込
拡散領域、３は前記Ｎ型埋込拡散領域２が形成された後
、基板上全面にエピタキシャル成長技術により形成され
、ＮＰＮトランジスタのコレクタとなるＮ型エピタキシ
ャル層、４は各素子を個々に分離させるため導入された
Ｐ型分離拡散領域、５はＰ型ベース拡散領域、６は前記
Ｐ型ベース拡散領域６の中に形成されたエミッタ拡散領
域、７はコレクタに電極と接触をとるために設けられた
Ｎ型拡散領域、８はシリコン酸化膜、９１，９２．９３
はそれぞれエミッタコレクタ、ベース電極である。
スタのコレクタ抵抗を下げるために拡散されたＮ型埋込
拡散領域、３は前記Ｎ型埋込拡散領域２が形成された後
、基板上全面にエピタキシャル成長技術により形成され
、ＮＰＮトランジスタのコレクタとなるＮ型エピタキシ
ャル層、４は各素子を個々に分離させるため導入された
Ｐ型分離拡散領域、５はＰ型ベース拡散領域、６は前記
Ｐ型ベース拡散領域６の中に形成されたエミッタ拡散領
域、７はコレクタに電極と接触をとるために設けられた
Ｎ型拡散領域、８はシリコン酸化膜、９１，９２．９３
はそれぞれエミッタコレクタ、ベース電極である。
ところで、前記Ｐ型分離領域４及びＰ型基板１は、集積
回路中の最低電位に接続され、領域２゜エピタキシャル
層３との間が逆方向にバイアスされるため、各素子は電
気的に分離されるのである。
回路中の最低電位に接続され、領域２゜エピタキシャル
層３との間が逆方向にバイアスされるため、各素子は電
気的に分離されるのである。
集積回路では通常最低電位は外部より印加する電源の負
電極に、最高電位は正電極に接続され、各素子はこれら
の電位の間で動作する。
電極に、最高電位は正電極に接続され、各素子はこれら
の電位の間で動作する。
集積回路では様々な回路構成が用いられるが、ある種の
回路構成では、しばしばＮＰＮ）ランジスタのコレクタ
電極９２を直接電源に接続し、電気信号をエミッタ電極
９１からとり出すことがある。しかし、この回路構成で
は、電源の正電極と負電極を誤まって接続すると、第１
図のＰ型基板１およびＰ型分離領域４には正電極が、領
域２゜エピタキシャル層３には負電極が接続されるため
、ＰＮ接合は順方向にバイアスされ過大電流が流れ、集
積回路や電源が破壊に至る危惧が存在した。
回路構成では、しばしばＮＰＮ）ランジスタのコレクタ
電極９２を直接電源に接続し、電気信号をエミッタ電極
９１からとり出すことがある。しかし、この回路構成で
は、電源の正電極と負電極を誤まって接続すると、第１
図のＰ型基板１およびＰ型分離領域４には正電極が、領
域２゜エピタキシャル層３には負電極が接続されるため
、ＰＮ接合は順方向にバイアスされ過大電流が流れ、集
積回路や電源が破壊に至る危惧が存在した。
発明の目的
本発明は集積回路への印加電源端子の誤接続時における
集積回路及び電源の破壊という不都合を避ける保護手段
を有する半導体集積回路装置を提供するものである。
集積回路及び電源の破壊という不都合を避ける保護手段
を有する半導体集積回路装置を提供するものである。
発明の構成
本発明は、ＰＮ接合分離により形成されたＮＰＮトラン
ジスタのコレクタ領域に対して、エミッタ領域を電源側
に回路接続したＰＮＰ）ランジスタのベース領域および
コレクタ領域を接続してなる半導体集積回路装置である
。これによれば、電源が逆接続されたときにも、ＰＮＰ
）ランジスタが逆バイアス方向の回路接続になり、過
大電流を阻止する作用をなす。
ジスタのコレクタ領域に対して、エミッタ領域を電源側
に回路接続したＰＮＰ）ランジスタのベース領域および
コレクタ領域を接続してなる半導体集積回路装置である
。これによれば、電源が逆接続されたときにも、ＰＮＰ
）ランジスタが逆バイアス方向の回路接続になり、過
大電流を阻止する作用をなす。
実施例の説明
第２図は本発明の一実施例である半導体集積回路装置で
あシ、同図（八は平面図、同図中）は平面図Ｙ−Ｙ／断
面図、同図（ｑはその等価回路図である。
あシ、同図（八は平面図、同図中）は平面図Ｙ−Ｙ／断
面図、同図（ｑはその等価回路図である。
同図において、１はＰ型基板、２，２１はＮ型埋込拡散
領域、３，３１はＮ型エピタキシャル層、４はＰ型分離
拡散領域、６，６１．６２はＰ型拡散領域で、６１は６
２をとり囲む関係で形成されたＰ型拡散領域、７．了１
はＮ型拡散領域、８はシリコン酸化膜、９１．９２，９
３．９４は配線であり、９４は電源に接続される。即ち
、第２図（Ａ） 、 （Ｂ）の右部の素子は第１図で例
示したＮＰＮ トランジスタであり、又左部の素子は半
導体集積回路でよく使用されるＰＮＰ ）；ランジスタ
である。
領域、３，３１はＮ型エピタキシャル層、４はＰ型分離
拡散領域、６，６１．６２はＰ型拡散領域で、６１は６
２をとり囲む関係で形成されたＰ型拡散領域、７．了１
はＮ型拡散領域、８はシリコン酸化膜、９１．９２，９
３．９４は配線であり、９４は電源に接続される。即ち
、第２図（Ａ） 、 （Ｂ）の右部の素子は第１図で例
示したＮＰＮ トランジスタであり、又左部の素子は半
導体集積回路でよく使用されるＰＮＰ ）；ランジスタ
である。
ＮＰＮ）ランジスタのコレクタは配線９２によりＮ型領
域７１及びＰ型頭域６１に接続され、Ｐ型領域５２は配
線９４によシミ源１２に接続される。
域７１及びＰ型頭域６１に接続され、Ｐ型領域５２は配
線９４によシミ源１２に接続される。
本実施例の前記半導体装置において、誤まって電源の正
電極を基板１側に、負電極を配線９４に接続した場合、
Ｐ型領域５２とＮ型エピタキシャル層３１が形成するＰ
Ｎ接合が逆方向にノくイアスされる。このＰＮ接合の耐
圧は使用電源電圧よシも高くなるように設計されている
。この理由は、領域５２とエピタキシャル層３１はそれ
ぞれＮＰＮトランジスタの領域６及びエピタキシャル層
３、即ちベース及びコレクタと同時に形成されるが、ベ
ース、コレクタ間の耐圧が電源電圧よりも低いと正常な
電源接続時にＮ’ Ｐ Ｎ ）ランジスタが耐圧不足と
なり安定な回路動作が期待できないからである。
電極を基板１側に、負電極を配線９４に接続した場合、
Ｐ型領域５２とＮ型エピタキシャル層３１が形成するＰ
Ｎ接合が逆方向にノくイアスされる。このＰＮ接合の耐
圧は使用電源電圧よシも高くなるように設計されている
。この理由は、領域５２とエピタキシャル層３１はそれ
ぞれＮＰＮトランジスタの領域６及びエピタキシャル層
３、即ちベース及びコレクタと同時に形成されるが、ベ
ース、コレクタ間の耐圧が電源電圧よりも低いと正常な
電源接続時にＮ’ Ｐ Ｎ ）ランジスタが耐圧不足と
なり安定な回路動作が期待できないからである。
かくして領域６２とエピタキシャル層３１のなすＰＮ接
合は、印加電圧を支持し、誤接続時に過大電流が流れ、
集積回路及び電源が破壊されるという不都合が防止でき
るのである。
合は、印加電圧を支持し、誤接続時に過大電流が流れ、
集積回路及び電源が破壊されるという不都合が防止でき
るのである。
なおこの関係を等価回路図で示すと、第２図（ｑのごと
くになシ、ＮＰＮ ）ランジスタ１０と電源１２の間に
ＰＮＰ トランジスタ１１とダイオード接続して挿入し
ても、ＮＰＮトランジスタ１０の電気的特性には何ら悪
影響を及ぼすことなく、又ベース電位は高々電源電圧ま
であるから、エミッタの動作電圧範囲が狭くなることは
ない。
くになシ、ＮＰＮ ）ランジスタ１０と電源１２の間に
ＰＮＰ トランジスタ１１とダイオード接続して挿入し
ても、ＮＰＮトランジスタ１０の電気的特性には何ら悪
影響を及ぼすことなく、又ベース電位は高々電源電圧ま
であるから、エミッタの動作電圧範囲が狭くなることは
ない。
発明の効果
以上述べたごとく、本発明は回路動作に何ら悪影響を及
ぼすことなく電源端子の誤接続時に集積回路及び電源を
過大電流による破壊から守ることが可能であり、簡便に
してかつ実用的な効果を有する半導体集積回路装置を提
供するものである。
ぼすことなく電源端子の誤接続時に集積回路及び電源を
過大電流による破壊から守ることが可能であり、簡便に
してかつ実用的な効果を有する半導体集積回路装置を提
供するものである。
第１図はＰＮ接合分離によるバイポーラ型半導体集積回
路の構造図で、同図（へは平面図、同図（Ｂ）はそのｘ
−ｘ’断面図、第２図は本発明の実施例を示す図で、同
図（５）は平面図、同図（Ｂ）はそのＹ−Ｙ′断面図、
同図（ｑはその等価回路図である。 １・・・・・・Ｐ型基板、２，２１・・・・・・Ｎ型埋
込拡散領域、３，３１・・・・・・Ｎ型エピタキシャル
層、４・・・・・・Ｐ型分離拡散領域、５，５１．５２
・・・・・・Ｐ型拡散領域、６ 、７ 、７１・・・・
・・Ｎ型拡散領域、８・・・・・・シリコン酸化膜、９
１．９２，９３．９４・・・・・・配線、１２・・・・
・・電源。
路の構造図で、同図（へは平面図、同図（Ｂ）はそのｘ
−ｘ’断面図、第２図は本発明の実施例を示す図で、同
図（５）は平面図、同図（Ｂ）はそのＹ−Ｙ′断面図、
同図（ｑはその等価回路図である。 １・・・・・・Ｐ型基板、２，２１・・・・・・Ｎ型埋
込拡散領域、３，３１・・・・・・Ｎ型エピタキシャル
層、４・・・・・・Ｐ型分離拡散領域、５，５１．５２
・・・・・・Ｐ型拡散領域、６ 、７ 、７１・・・・
・・Ｎ型拡散領域、８・・・・・・シリコン酸化膜、９
１．９２，９３．９４・・・・・・配線、１２・・・・
・・電源。
Claims (1)
- 【特許請求の範囲】 ＰＮ接合分離により形成されたＮＰＮ ）ランジスタと
ＰＮＰ ）ランジスタを有し、前記ＰＮＰトランジスタ
のエミッタを電源に接続し、前記ＰＮＰトランジスタの
ベース及びコレクタの共通傍続。 点を前記ＮＰＮ トランジスタのでレクタに接続したこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175073A JPS5965464A (ja) | 1982-10-05 | 1982-10-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175073A JPS5965464A (ja) | 1982-10-05 | 1982-10-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965464A true JPS5965464A (ja) | 1984-04-13 |
Family
ID=15989754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175073A Pending JPS5965464A (ja) | 1982-10-05 | 1982-10-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965464A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158885A (en) * | 1978-06-06 | 1979-12-15 | Nec Corp | Semiconductor integrated circuit |
-
1982
- 1982-10-05 JP JP57175073A patent/JPS5965464A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158885A (en) * | 1978-06-06 | 1979-12-15 | Nec Corp | Semiconductor integrated circuit |
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