JPS5880756A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS5880756A JPS5880756A JP17717981A JP17717981A JPS5880756A JP S5880756 A JPS5880756 A JP S5880756A JP 17717981 A JP17717981 A JP 17717981A JP 17717981 A JP17717981 A JP 17717981A JP S5880756 A JPS5880756 A JP S5880756A
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- JP
- Japan
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- signal
- memory
- service
- cpu
- service operation
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特に同一サービス処理
装置を複数のサービス要求装置で共有する際のサービス
要求制御に関するものである。
装置を複数のサービス要求装置で共有する際のサービス
要求制御に関するものである。
複数のサービス要求装置で同一のサービス処理装置を共
有する構成例として、マルチプロセッナ構成の中央処理
装置（サービス要求装置）及びメモリ制御装置とメモリ
装置（サービス処理装置）の関係をあげることができる
が、この種の構成においては、サービス要求がサービス
要求装置間で競合しないように制御する必要がある。
有する構成例として、マルチプロセッナ構成の中央処理
装置（サービス要求装置）及びメモリ制御装置とメモリ
装置（サービス処理装置）の関係をあげることができる
が、この種の構成においては、サービス要求がサービス
要求装置間で競合しないように制御する必要がある。
第１図は２台の中央処理装置（ＣＰＵ）で１台のメモリ
を共有した時の一般的なメモリ制御装置を説明するため
の図である。こ＼で、２台のＣＰＵを仮にＣＰＵ０１Ｃ
ＰＵＩと名付けると、１はＣＰＵ０１ＣＰＵＩによって
共有されるメモリであり、メモリ制御装置はＣＰＵ０用
メモリ制御ユニツト１３、ＣＰＵＩ用メモリ制御ユニツ
目４で構成される。２はＣＰＵ０からメモリ１に対し゛
〔サービスを要求する直呼ＥＸＯ１同じく３はＣＰＵ１
からのサービス要求信号ｇＸ１，４はＣＰＵ。
を共有した時の一般的なメモリ制御装置を説明するため
の図である。こ＼で、２台のＣＰＵを仮にＣＰＵ０１Ｃ
ＰＵＩと名付けると、１はＣＰＵ０１ＣＰＵＩによって
共有されるメモリであり、メモリ制御装置はＣＰＵ０用
メモリ制御ユニツト１３、ＣＰＵＩ用メモリ制御ユニツ
目４で構成される。２はＣＰＵ０からメモリ１に対し゛
〔サービスを要求する直呼ＥＸＯ１同じく３はＣＰＵ１
からのサービス要求信号ｇＸ１，４はＣＰＵ。
（二よって現在メモリ１が使用中であるということを示
す信号ＢＡＮＫ Ｂ［ＪＳＹＯ１同じく５はＣＰＵ１＋
二よる信号ＢＡＮＫ ＢＵＳＹＩである。
す信号ＢＡＮＫ Ｂ［ＪＳＹＯ１同じく５はＣＰＵ１＋
二よる信号ＢＡＮＫ ＢＵＳＹＩである。
６はＢＡＮＫ ＢＵ８ＹＯ信号４を１呆持しておく０側
ラツチであり、ＥＸＯ信号２によってセットされる。１
司じく７はＢＡＮＫ ＨＵＳＹｌｌぎ号を保持する１側
ラツチであり、ｇ Ｘ １１Ｍ号３によってセットされ
る。８はメモリ１での読み出し、書き込み動作が終了し
たことをＣＰＬＪＯに知らせるための信号ＡＤＶ（Ｉで
あり、０１１１１１ラツチ６をリセットするのに用いる
。同じく、９はメモＩＪ ｌでの読み出し、書き込み動
作終了をＣＰＵ １に知らせる１言号＆ＤＶ１であり、
１側ラツチ７をリセットするの６＝用いる。１０はＲＥ
Ｑ端子から各神メモリリクエストを取込み、メモリリク
エストの種類によって優先順位を決め、ＥＸＯ匿号直呼
生じる０側優先制御回路である。同じく、１１はＩＤＸ
Ｉ信号３を生じる１側優先制御回路である。該優先制御
回路１０．１１は七のＩＮＨ端芋に入力があると、遣う
ＸＯ信号２あるいはｇＸｔ信号３を生じないよう（３） ０信号４とＢＡＮＫ ＢＵＳＹ１１言号５が各々ＯＲ回
路を通して各優先制御回＄１０．１１に入力されている
ため、これら信号が１１”であると、ＥＸＯ信号２ある
いはＥＸ １ 信号３を抑止する。１２は一定周期ごと
（二“０”、“１″を繰り返すＣＰＵサイクル信号で、
このＣＰＵサイクル信号は、“０”の時にＥＸＯ・は号
２が、また１＃の時にＥＸ１信号３が生じるよう：二、
それぞれＯＲ回路を通して優先制御回路１０．１１に入
力されている。
ラツチであり、ＥＸＯ信号２によってセットされる。１
司じく７はＢＡＮＫ ＨＵＳＹｌｌぎ号を保持する１側
ラツチであり、ｇ Ｘ １１Ｍ号３によってセットされ
る。８はメモリ１での読み出し、書き込み動作が終了し
たことをＣＰＬＪＯに知らせるための信号ＡＤＶ（Ｉで
あり、０１１１１１ラツチ６をリセットするのに用いる
。同じく、９はメモＩＪ ｌでの読み出し、書き込み動
作終了をＣＰＵ １に知らせる１言号＆ＤＶ１であり、
１側ラツチ７をリセットするの６＝用いる。１０はＲＥ
Ｑ端子から各神メモリリクエストを取込み、メモリリク
エストの種類によって優先順位を決め、ＥＸＯ匿号直呼
生じる０側優先制御回路である。同じく、１１はＩＤＸ
Ｉ信号３を生じる１側優先制御回路である。該優先制御
回路１０．１１は七のＩＮＨ端芋に入力があると、遣う
ＸＯ信号２あるいはｇＸｔ信号３を生じないよう（３） ０信号４とＢＡＮＫ ＢＵＳＹ１１言号５が各々ＯＲ回
路を通して各優先制御回＄１０．１１に入力されている
ため、これら信号が１１”であると、ＥＸＯ信号２ある
いはＥＸ １ 信号３を抑止する。１２は一定周期ごと
（二“０”、“１″を繰り返すＣＰＵサイクル信号で、
このＣＰＵサイクル信号は、“０”の時にＥＸＯ・は号
２が、また１＃の時にＥＸ１信号３が生じるよう：二、
それぞれＯＲ回路を通して優先制御回路１０．１１に入
力されている。
次に第２図に参考にして、第１図のメモリ制御ユニット
の動作を説明する。′ｄ＆２図で、ＣＰＵ０１ＣＰＵＩ
で同時にメモリリクエストが生じたが、ＣＰＵサイクル
が′０″であるため、ＥＸＯ・直呼２が生じたとする。
の動作を説明する。′ｄ＆２図で、ＣＰＵ０１ＣＰＵＩ
で同時にメモリリクエストが生じたが、ＣＰＵサイクル
が′０″であるため、ＥＸＯ・直呼２が生じたとする。
この信号によってメモリ動作を起動し、またＯ側うッチ
６をセットして、ＢＡＮＫ ＢＵＳＹＯ言号４を′１”
とし、現在、Ｃ、Ｐ ＵＯによってメモリ１が使用中で
あることを示すとともに、ＣＰＵ０１ＣＰＵＩの他のメ
モリリクエストが生じても、再びＥＸＯ信号２あるいは
ｇＸ（４） １信号３を生じさせないよう抑止する。メモリ動作が終
了すると、ＡＤＶＯ信号８を出してＣＰＵクエストを取
込めるようにする。第２図では、この時ＣＰＵサイクル
信号１２が０″′であるため、再びＣＰＵ０のメモリリ
クエストが選択され、ＥＸＯ信号２を生じる。ｔ−して
、ＢＡＮＫ １３Ｕ８Ｙ。
６をセットして、ＢＡＮＫ ＢＵＳＹＯ言号４を′１”
とし、現在、Ｃ、Ｐ ＵＯによってメモリ１が使用中で
あることを示すとともに、ＣＰＵ０１ＣＰＵＩの他のメ
モリリクエストが生じても、再びＥＸＯ信号２あるいは
ｇＸ（４） １信号３を生じさせないよう抑止する。メモリ動作が終
了すると、ＡＤＶＯ信号８を出してＣＰＵクエストを取
込めるようにする。第２図では、この時ＣＰＵサイクル
信号１２が０″′であるため、再びＣＰＵ０のメモリリ
クエストが選択され、ＥＸＯ信号２を生じる。ｔ−して
、ＢＡＮＫ １３Ｕ８Ｙ。
が再びＣＰＵサイクル“０″でリセットされると、再度
、ＣＰＵ０のメモリリクエストが選択される。
、ＣＰＵ０のメモリリクエストが選択される。
この間、ＣＰＵＩのメモリリクエストはいつまでたって
も選択されない。
も選択されない。
以上のように、従来はＣＰＵサイクルとＢＡＮＫＢＵＳ
Ｙ＝ｅだけでメモリリクエストの競合を制御していた＼
め、両者のセット、リセットの関係：二よっては一方の
メモリリクエストのみが連続して選択されて、他のメモ
リリクエストはいつまでたっても選択されｒ、処理に不
均衡が生じるという問題があった。これは１つのメモリ
を複数のＣＰＵで共有する場合であるが、一般に同一の
サービス処理装置を複数のサービス委ｆ？、装置で共有
する場合、同様の問題があった。
Ｙ＝ｅだけでメモリリクエストの競合を制御していた＼
め、両者のセット、リセットの関係：二よっては一方の
メモリリクエストのみが連続して選択されて、他のメモ
リリクエストはいつまでたっても選択されｒ、処理に不
均衡が生じるという問題があった。これは１つのメモリ
を複数のＣＰＵで共有する場合であるが、一般に同一の
サービス処理装置を複数のサービス委ｆ？、装置で共有
する場合、同様の問題があった。
本発明は上記従来の問題点を解決するものであり、複数
のサービス要求装置で同一のサービス処理装置を共有す
る際、各サービス要求装置のリフエストラ均等に処理す
ることが口］能なサービス処理装置を提供することにあ
る。
のサービス要求装置で同一のサービス処理装置を共有す
る際、各サービス要求装置のリフエストラ均等に処理す
ることが口］能なサービス処理装置を提供することにあ
る。
本発明の特徴は、例えばサービス委衣装置を中央処理装
置（ＣＰＵ）とし、サービス処理装置をメモリとメモリ
制御装置とした場合、Ｂ ＆ＮＫ ＢＵ８Ｙ信号を自メ
モリ制御ユニット報告用と他メモリ制御ユニット報告用
（二分離し、自報告用ＢＡＮＫｔ３［ＪＳＹｌｆＴ号を
他報告のそれより、１ＣＰＵサイクルだけ遅らすための
ディレ・イラッチを設け、これによって、自ＣＰＵメモ
リリクエストが処理された後は、他ＣＰＵメモリリクエ
ストを優先させて処理するようにし、各ＣＰＵのメモリ
リクエストを均等に処理することを可能とするものであ
る。
置（ＣＰＵ）とし、サービス処理装置をメモリとメモリ
制御装置とした場合、Ｂ ＆ＮＫ ＢＵ８Ｙ信号を自メ
モリ制御ユニット報告用と他メモリ制御ユニット報告用
（二分離し、自報告用ＢＡＮＫｔ３［ＪＳＹｌｆＴ号を
他報告のそれより、１ＣＰＵサイクルだけ遅らすための
ディレ・イラッチを設け、これによって、自ＣＰＵメモ
リリクエストが処理された後は、他ＣＰＵメモリリクエ
ストを優先させて処理するようにし、各ＣＰＵのメモリ
リクエストを均等に処理することを可能とするものであ
る。
第３図は本発明の一実／ＪｆｊＪ例のすｄ成因であり、
第４図は第３図の動作を説明するための各暦号の時間関
係を示す図である。
第４図は第３図の動作を説明するための各暦号の時間関
係を示す図である。
第３図は第１図と同様１−１２台のＣＰＵで１台のメモ
リを共有する轡合の実施例で、２台のＣＰＵを仮にＣＰ
Ｕ０．ＣＦ’ＵＩと名付けると、１はＣＰ［ＪＯ，ＣＰ
ＵＩによって共有烙れるメモリ、２１は（”ＰＵＯ用メ
セメモリ制御ユニット２はＣＰ ［Ｊｌ用メモリ制御ユ
ニットである。２はＩＪ Ｘ Ｏ（ａ ！、３ Ｌｌ：
Ｆ’ Ｘ ］、信号、８ ハＡ Ｉ）Ｖ Ｏ信”３’
、、 ９ ハ！’−１） Ｖ１信号、１８は０１１１
１優先制御回路、１９は１側優先制御回路、加はＣＰＵ
サイクル信号であり、これらは第１図で説明したと同じ
働きをする。・１はＬ３Ａ。
リを共有する轡合の実施例で、２台のＣＰＵを仮にＣＰ
Ｕ０．ＣＦ’ＵＩと名付けると、１はＣＰ［ＪＯ，ＣＰ
ＵＩによって共有烙れるメモリ、２１は（”ＰＵＯ用メ
セメモリ制御ユニット２はＣＰ ［Ｊｌ用メモリ制御ユ
ニットである。２はＩＪ Ｘ Ｏ（ａ ！、３ Ｌｌ：
Ｆ’ Ｘ ］、信号、８ ハＡ Ｉ）Ｖ Ｏ信”３’
、、 ９ ハ！’−１） Ｖ１信号、１８は０１１１
１優先制御回路、１９は１側優先制御回路、加はＣＰＵ
サイクル信号であり、これらは第１図で説明したと同じ
働きをする。・１はＬ３Ａ。
Ｎ’１（ＢＵ８ＹＡ、Ｏ＋西号であり、ＣＰＵ１に対し
て現在ＣＰＵ０によってメモリ１が使用中であることを
知らせる。同時に、５はＥＡＮＫ １３１ＪｓＹＡ１１
ｈ号であり、Ｃｆ’［ＪＯｉ二対して現在ＣＰ［Ｊｌに
よってメモリ１が１Ｚ用中でｆ）ることを知らせる。
て現在ＣＰＵ０によってメモリ１が使用中であることを
知らせる。同時に、５はＥＡＮＫ １３１ＪｓＹＡ１１
ｈ号であり、Ｃｆ’［ＪＯｉ二対して現在ＣＰ［Ｊｌに
よってメモリ１が１Ｚ用中でｆ）ることを知らせる。
６はＢＡ、ＮＫ １３ＵｓＹ＆ｏは号４を保持１−るた
めのＢＡＮＫ ＢＵＳＹＡＯラッチであり、Ｅ Ｘ Ｏ
ｉ信号２によつ゛Ｃセットされる。１司じく７は、ＢＮ
ＮＫ ＢＵＳＹＡＩ信号５を保持するＢＡＮ、ＫＢ［Ｊ
ＳＹＡＩラッチであり、ＥＸ１信号３によってセットさ
れる。１０はＢＡＮＫ ＢＵＳＹＢＯラッチであり、Ｅ
Ｘ Ｏ商号２によってセットされる。同じ＜１１はＢＡ
ＮＫＢＵＳＹＢＩラッチであり、ｆＬ Ｘ ｌ 信号３
によってセットされる。１２はＢＡＮＫ ＢＵＳＹＢ（
１１言号であり、現在ＣＰ［ＪＯによってメモリ１が使
用中であることを自ＣＰＵ （ＣＰＵｏ）−二対して知
らせるための１６号である。同じ＜１３はＢＡＮＫ Ｂ
ＵＳＹＢＩ Ｉば号であり、他ＣＰじ（ＣＰＵＩ）に対
しＣ知らせるための信号である。ＢＡＮＫ ＢＵＳＹＢ
Ｏｆ蕗号１２、ＢＡＮＫＢＵ８ＹＢｌｔ言吟１３はそれ
ぞれＯ言回１３通して、０１則優先制御回路１８．１側
優先制御１１路１９のＩ Ｎ Ｈ端子に接続されている
。１４．１５はティレイラッチ（以下Ｄラッテと記す）
であり、＆１）ＶＯ直商号をｌＣＰＵサイクル遅らせて
、ＢＡＮＫＢＵＳＹＢＯラッチ１０のＲ端子（二人力さ
せ、リセットさせるものである。同じ＜１６．１７はＤ
ラッチであり、＆ＤＶ１信号９をｌＣＰＵサイクル遅ら
せてＢＡＮＫ ｔ３ＵｓＹＢ１ラッチ１１をリセットさ
せる。
めのＢＡＮＫ ＢＵＳＹＡＯラッチであり、Ｅ Ｘ Ｏ
ｉ信号２によつ゛Ｃセットされる。１司じく７は、ＢＮ
ＮＫ ＢＵＳＹＡＩ信号５を保持するＢＡＮ、ＫＢ［Ｊ
ＳＹＡＩラッチであり、ＥＸ１信号３によってセットさ
れる。１０はＢＡＮＫ ＢＵＳＹＢＯラッチであり、Ｅ
Ｘ Ｏ商号２によってセットされる。同じ＜１１はＢＡ
ＮＫＢＵＳＹＢＩラッチであり、ｆＬ Ｘ ｌ 信号３
によってセットされる。１２はＢＡＮＫ ＢＵＳＹＢ（
１１言号であり、現在ＣＰ［ＪＯによってメモリ１が使
用中であることを自ＣＰＵ （ＣＰＵｏ）−二対して知
らせるための１６号である。同じ＜１３はＢＡＮＫ Ｂ
ＵＳＹＢＩ Ｉば号であり、他ＣＰじ（ＣＰＵＩ）に対
しＣ知らせるための信号である。ＢＡＮＫ ＢＵＳＹＢ
Ｏｆ蕗号１２、ＢＡＮＫＢＵ８ＹＢｌｔ言吟１３はそれ
ぞれＯ言回１３通して、０１則優先制御回路１８．１側
優先制御１１路１９のＩ Ｎ Ｈ端子に接続されている
。１４．１５はティレイラッチ（以下Ｄラッテと記す）
であり、＆１）ＶＯ直商号をｌＣＰＵサイクル遅らせて
、ＢＡＮＫＢＵＳＹＢＯラッチ１０のＲ端子（二人力さ
せ、リセットさせるものである。同じ＜１６．１７はＤ
ラッチであり、＆ＤＶ１信号９をｌＣＰＵサイクル遅ら
せてＢＡＮＫ ｔ３ＵｓＹＢ１ラッチ１１をリセットさ
せる。
次に第４図を参照して第３図の動作を説明する。
第２図の場合と同様に、ＣＰＵ０１ＣＰＵＩのメモリリ
クエストが同時に発生したが、ＣＰＵザイクルカぴ０″
であるため、ＣＰＵ０のメモリリクエストが屯択され、
ＥＸＯ匿号直呼発生したとする。
クエストが同時に発生したが、ＣＰＵザイクルカぴ０″
であるため、ＣＰＵ０のメモリリクエストが屯択され、
ＥＸＯ匿号直呼発生したとする。
この侶弓によってＢＡ、ＮＫ ＢＵＳＹＡＯラッチ６と
、ＢＡＮＫ ＢＵＳＹＢＯラッテＩＯがセットされ、各
々、ＢＡＮＫ ＢＵＳＹ＆Ｏ浦号４が１側優先制御回路
１９のＩＮＦ（端子１２、ＢＡＮＫＢＵＳＹＢＯ信号１
２が０１ｆ’１ｌｌｌ＊先制御回路１８のＩ Ｎ’ Ｈ
端子にＯＲ回路を通して人力され、後続のＥＸＯ信号２
、及びＥｘ１１′＠号３を抑止する。メモリ１での動作
が終了すると７ＶＤＶＯ信号８が発生して、ＢＡＮＫ
ＢＵＳＹＩＯラッチ６をリセットするが、ＢＡＮＫ Ｂ
ＵＳＹＢＯラッチｌＯへは、Ｄラッチ１４，１５を通し
て＆ＤＶ０・１汀吟８が入力されるため、ＢＡＮＫ Ｂ
Ｕ８ＹＢＯ信号１２は、ＢＡＮＫ ＢＵＳＹＡＯ信号４
よりＩ ＣＰＵサイクルだけ遅れてリセットされる。第
４図で示すように、ＢＡＮＫ ＢＵＳＹＡＯ侶号４がリ
信号トされた時、ＣＰ Ｕサイクルが０″であるため、
ＣＰＵＩのメモリリクエストを受付けることはできない
が、ＢＡＮＫ ＢＵｓｙＩ３ｏ ＝号１２が“１″のた
め、再びＣＰ ［）’ ０のメモリリクエストが受付け
られることもない。七の後、ＣＰＵサイクルが＠１”と
な−フた時、ＣＰ Ｕ １のメモリリクエストが受付け
られ、ＥＸ１信号３を発生−「る。以下同様の動作を繰
返し、ＣＰＵｏとＣＰＵＩのメモリリクエストを交互に
受付けて処理をする。
、ＢＡＮＫ ＢＵＳＹＢＯラッテＩＯがセットされ、各
々、ＢＡＮＫ ＢＵＳＹ＆Ｏ浦号４が１側優先制御回路
１９のＩＮＦ（端子１２、ＢＡＮＫＢＵＳＹＢＯ信号１
２が０１ｆ’１ｌｌｌ＊先制御回路１８のＩ Ｎ’ Ｈ
端子にＯＲ回路を通して人力され、後続のＥＸＯ信号２
、及びＥｘ１１′＠号３を抑止する。メモリ１での動作
が終了すると７ＶＤＶＯ信号８が発生して、ＢＡＮＫ
ＢＵＳＹＩＯラッチ６をリセットするが、ＢＡＮＫ Ｂ
ＵＳＹＢＯラッチｌＯへは、Ｄラッチ１４，１５を通し
て＆ＤＶ０・１汀吟８が入力されるため、ＢＡＮＫ Ｂ
Ｕ８ＹＢＯ信号１２は、ＢＡＮＫ ＢＵＳＹＡＯ信号４
よりＩ ＣＰＵサイクルだけ遅れてリセットされる。第
４図で示すように、ＢＡＮＫ ＢＵＳＹＡＯ侶号４がリ
信号トされた時、ＣＰ Ｕサイクルが０″であるため、
ＣＰＵＩのメモリリクエストを受付けることはできない
が、ＢＡＮＫ ＢＵｓｙＩ３ｏ ＝号１２が“１″のた
め、再びＣＰ ［）’ ０のメモリリクエストが受付け
られることもない。七の後、ＣＰＵサイクルが＠１”と
な−フた時、ＣＰ Ｕ １のメモリリクエストが受付け
られ、ＥＸ１信号３を発生−「る。以下同様の動作を繰
返し、ＣＰＵｏとＣＰＵＩのメモリリクエストを交互に
受付けて処理をする。
以上の説明から明らかな如く、本発明によれは、Ｂ Ａ
ＮＫ Ｂ ＬＴ Ｓ Ｙ１号を自ＣＰＵ報告用と、他Ｃ
ＰＵ報・吉川（−分離し、ｌ ＣＰ Ｕサイクル４″ら
すことによって、自ＣＰ ’［Ｊメモリリフ、エストが
受は付けられた後は、他ＣＰＵメモリリクエストの受付
けｋｆ、Ｉ先するという方式を取ることによって、ＣＰ
Ｕ Ｏとｃｐｕｔ間のメモリリクエスト処理の均衡を
図り、２台のＣＰＵでメモリを共有し”〔も処理を円滑
に行うことができる。
ＮＫ Ｂ ＬＴ Ｓ Ｙ１号を自ＣＰＵ報告用と、他Ｃ
ＰＵ報・吉川（−分離し、ｌ ＣＰ Ｕサイクル４″ら
すことによって、自ＣＰ ’［Ｊメモリリフ、エストが
受は付けられた後は、他ＣＰＵメモリリクエストの受付
けｋｆ、Ｉ先するという方式を取ることによって、ＣＰ
Ｕ Ｏとｃｐｕｔ間のメモリリクエスト処理の均衡を
図り、２台のＣＰＵでメモリを共有し”〔も処理を円滑
に行うことができる。
以上は２台のＣＰＵで１台のメモリを共有する場合であ
るが、勿論、本発明はそれ以外の構成にも適用可能であ
ることは云うまでもない。
るが、勿論、本発明はそれ以外の構成にも適用可能であ
ることは云うまでもない。
第１１尉は従来のザービス処理′に置の構成例を示す図
、第２図は第１１図の動作を説５明するだめのタイミン
グ図、第３図は本発明の一実施１り１・を示す１チ１、
第４図は第３図の動作を盾、明するためのタイミング図
である。 １・・・メモリ、６．７． ＩＯ，１１・・・ラッチ、
１４，１．５゜１６．１７・・・デ１し１゛ラツチ、１
８．１９・・・侵梵制御１す１路、２１．２２・・・メ
モリ制軸ユニット。 址１乏１
、第２図は第１１図の動作を説５明するだめのタイミン
グ図、第３図は本発明の一実施１り１・を示す１チ１、
第４図は第３図の動作を盾、明するためのタイミング図
である。 １・・・メモリ、６．７． ＩＯ，１１・・・ラッチ、
１４，１．５゜１６．１７・・・デ１し１゛ラツチ、１
８．１９・・・侵梵制御１す１路、２１．２２・・・メ
モリ制軸ユニット。 址１乏１
Claims (1)
- １、同一のサービス処理装置を複数のサービス要求装置
で共有するデータ処理装置において、各種サービス要求
を受付けて優先順位を決め、抑止条件が入力されてない
時に、サービス動作開始信号を発生させる優先制御手段
と、前記サービス動作開始信号によってセットされ、サ
ービス動作終了信号によってリセットされ、他す−ビス
委求装置のサービス動作開始信号を抑止するためのは号
を保持する手段と、前記サービス動作終了信号を一定時
間遅らすための手段と、この一定時開運れた信号をリセ
ット信号とし、前記サービス動作開始１言号紫セット信
号とし、自サービス要求装置のサービス動作開始１言号
を抑止するためのｒｉｉｅを保持する手段とを有するこ
とを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17717981A JPS5880756A (ja) | 1981-11-06 | 1981-11-06 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17717981A JPS5880756A (ja) | 1981-11-06 | 1981-11-06 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880756A true JPS5880756A (ja) | 1983-05-14 |
| JPS6150357B2 JPS6150357B2 (ja) | 1986-11-04 |
Family
ID=16026556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17717981A Granted JPS5880756A (ja) | 1981-11-06 | 1981-11-06 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880756A (ja) |
-
1981
- 1981-11-06 JP JP17717981A patent/JPS5880756A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6150357B2 (ja) | 1986-11-04 |
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