JPS6150357B2 - - Google Patents
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- Publication number
- JPS6150357B2 JPS6150357B2 JP17717981A JP17717981A JPS6150357B2 JP S6150357 B2 JPS6150357 B2 JP S6150357B2 JP 17717981 A JP17717981 A JP 17717981A JP 17717981 A JP17717981 A JP 17717981A JP S6150357 B2 JPS6150357 B2 JP S6150357B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- bank
- service
- cpu
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特に同一サー
ビス処理装置を複数のサービス要求装置で共有す
る際のサービス要求制御に関するものである。
ビス処理装置を複数のサービス要求装置で共有す
る際のサービス要求制御に関するものである。
複数のサービス要求装置で同一のサービス処理
装置を共有する構成例として、マルチプロセツサ
構成の中央処理装置（サービス要求装置）及びメ
モリ制御装置とメモリ装置（サービス処理装置）
の関係をあげることができるが、この種の構成に
おいては、サービス要求がサービス要求装置間で
競合しないように制御する必要がある。
装置を共有する構成例として、マルチプロセツサ
構成の中央処理装置（サービス要求装置）及びメ
モリ制御装置とメモリ装置（サービス処理装置）
の関係をあげることができるが、この種の構成に
おいては、サービス要求がサービス要求装置間で
競合しないように制御する必要がある。
第１図は２台の中央処理装置（CPU）で１台
のメモリを共有した時の一般的なメモリ制御装置
を説明するための図である。こゝで、２台の
CPUを仮にCPU０、CPU１と名付けると、１は
CPU０、CPU１によつて共有されるメモリであ
り、メモリ制御装置はCPU０用メモリ制御ユニ
ツト１３、CPU１用メモリ制御ユニツト１４で
構成される。２はCPU０からメモリ１に対して
サービスを要求する信号EX0、同じく３はCPU
１からのサービス要求信号EX1、４はCPU０に
よつて現在メモリ１が使用中であるということを
示す信号BANK BUSY0、同じく５はCPU１によ
る信号BANK BUSY1である。６はBANK
BUSY0信号４を保持しておく０側ラツチであ
り、EX0信号２によつてセツトされる。同じく７
はBANK BUSY1信号を保持する１側ラツチであ
り、EX1信号３によつてセツトされる。８はメモ
リ１での読み出し、書き込み動作が終了したこと
をCPU０に知らせるための信号ADV０であり、
０側ラツチ６をリセツトするのに用いる。同じ
く、９はメモリ１での読み出し、書き込み動作終
了をCPU１に知らせる信号ADV１であり、１側
ラツチ７をリセツトするのに用いる。１０は
REQ端子から各種メモリリクエストを取込み、
メモリリクエストの種類によつて優先順位を決
め、EX0信号２を生じる０側優先制御回路であ
る。同じく、１１はEX1信号３を生じる１側優先
制御回路である。該優先制御回路１０，１１はそ
のINH端子に入力があると、EX0信号２あるいは
EX1信号３を生じないようになつている。第１図
では、BANK BUSY0信号４とBANK BUSY1信
号５が各々OR回路を通して各優先制御回路１
０，１１に入力されているため、これら信号が
“１”であると、EX0信号２あるいはEX1信号３
を抑止する。１２は一定周期ごとに“０”、“１”
を繰り返すCPUサイクル信号で、このCPUサイ
クル信号は、“０”の時にEX0信号２が、また
“１”の時にEX1信号３が生じるように、それぞ
れOR回路を通して優先制御回路１０，１１に入
力されている。
のメモリを共有した時の一般的なメモリ制御装置
を説明するための図である。こゝで、２台の
CPUを仮にCPU０、CPU１と名付けると、１は
CPU０、CPU１によつて共有されるメモリであ
り、メモリ制御装置はCPU０用メモリ制御ユニ
ツト１３、CPU１用メモリ制御ユニツト１４で
構成される。２はCPU０からメモリ１に対して
サービスを要求する信号EX0、同じく３はCPU
１からのサービス要求信号EX1、４はCPU０に
よつて現在メモリ１が使用中であるということを
示す信号BANK BUSY0、同じく５はCPU１によ
る信号BANK BUSY1である。６はBANK
BUSY0信号４を保持しておく０側ラツチであ
り、EX0信号２によつてセツトされる。同じく７
はBANK BUSY1信号を保持する１側ラツチであ
り、EX1信号３によつてセツトされる。８はメモ
リ１での読み出し、書き込み動作が終了したこと
をCPU０に知らせるための信号ADV０であり、
０側ラツチ６をリセツトするのに用いる。同じ
く、９はメモリ１での読み出し、書き込み動作終
了をCPU１に知らせる信号ADV１であり、１側
ラツチ７をリセツトするのに用いる。１０は
REQ端子から各種メモリリクエストを取込み、
メモリリクエストの種類によつて優先順位を決
め、EX0信号２を生じる０側優先制御回路であ
る。同じく、１１はEX1信号３を生じる１側優先
制御回路である。該優先制御回路１０，１１はそ
のINH端子に入力があると、EX0信号２あるいは
EX1信号３を生じないようになつている。第１図
では、BANK BUSY0信号４とBANK BUSY1信
号５が各々OR回路を通して各優先制御回路１
０，１１に入力されているため、これら信号が
“１”であると、EX0信号２あるいはEX1信号３
を抑止する。１２は一定周期ごとに“０”、“１”
を繰り返すCPUサイクル信号で、このCPUサイ
クル信号は、“０”の時にEX0信号２が、また
“１”の時にEX1信号３が生じるように、それぞ
れOR回路を通して優先制御回路１０，１１に入
力されている。
次に第２図を参考にして、第１図のメモリ制御
ユニツトの動作を説明する。第２図で、CPU
０、CPU１で同時にメモリリクエストが生じた
が、CPUサイクルが“０”であるため、EX0信
号２が生じたとする。この信号によつてメモリ動
作を起動し、また０側ラツチ６をセツトして、
BANK BUSY0信号４を“１”とし、現在、CPU
０によつてメモリ１が使用中であることを示すと
ともに、CPU０、CPU１の他のメモリリクエス
トが生じても、再びEX0信号２あるいはEX1信号
３を生じさせないよう抑止する。メモリ動作が終
了すると、ADV0信号８を出してCPU０に知ら
せ、同時に０側ラツチ６をリセツトしてBANK
BUSY信号４を“０”とし、次のメモリリクエス
トを取込めるようにする。第２図では、この時
CPUサイクル信号１２が“０”であるため、再
びCPU０のメモリリクエストが選択され、EX0
信号２を生じる。そして、BANK BUSY0が再び
CPUサイクル“０”でリセツトされると、再
度、CPU０のメモリリクエストが選択される。
この間、CPU１のメモリリクエストはいつまで
たつても選択されない。
ユニツトの動作を説明する。第２図で、CPU
０、CPU１で同時にメモリリクエストが生じた
が、CPUサイクルが“０”であるため、EX0信
号２が生じたとする。この信号によつてメモリ動
作を起動し、また０側ラツチ６をセツトして、
BANK BUSY0信号４を“１”とし、現在、CPU
０によつてメモリ１が使用中であることを示すと
ともに、CPU０、CPU１の他のメモリリクエス
トが生じても、再びEX0信号２あるいはEX1信号
３を生じさせないよう抑止する。メモリ動作が終
了すると、ADV0信号８を出してCPU０に知ら
せ、同時に０側ラツチ６をリセツトしてBANK
BUSY信号４を“０”とし、次のメモリリクエス
トを取込めるようにする。第２図では、この時
CPUサイクル信号１２が“０”であるため、再
びCPU０のメモリリクエストが選択され、EX0
信号２を生じる。そして、BANK BUSY0が再び
CPUサイクル“０”でリセツトされると、再
度、CPU０のメモリリクエストが選択される。
この間、CPU１のメモリリクエストはいつまで
たつても選択されない。
以上のように、従来はCPUサイクルとBANK
BUSY信号だけでメモリリクエストの競合を制御
していたゝめ、両者のセツト、リセツトの関係に
よつては一方のメモリリクエストのみが連続して
選択されて、他のメモリリクエストはいつまでた
つても選択されず、処理に不均衡が生じるという
問題があつた。これは１つのメモリを複数の
CPUで共有する場合であるが、一般に同一のサ
ービス処理装置を複数のサービス要求装置で共有
する場合、同様の問題があつた。
BUSY信号だけでメモリリクエストの競合を制御
していたゝめ、両者のセツト、リセツトの関係に
よつては一方のメモリリクエストのみが連続して
選択されて、他のメモリリクエストはいつまでた
つても選択されず、処理に不均衡が生じるという
問題があつた。これは１つのメモリを複数の
CPUで共有する場合であるが、一般に同一のサ
ービス処理装置を複数のサービス要求装置で共有
する場合、同様の問題があつた。
本発明は上記従来の問題点を解決するものであ
り、複数のサービス要求装置で同一のサービス処
理装置を共有する際、各サービス要求装置のリク
エストを均等に処理することが可能なサービス処
理装置を提供することにある。
り、複数のサービス要求装置で同一のサービス処
理装置を共有する際、各サービス要求装置のリク
エストを均等に処理することが可能なサービス処
理装置を提供することにある。
本発明の特徴は、例えばサービス要求装置を中
央処理装置（CPU）とし、サービス処理装置を
メモリとメモリ制御装置とした場合、BANK
BUSY信号を自メモリ制御ユニツト報告用と他メ
モリ制御ユニツト報告用に分離し、自報告用
BANK BUSY信号を他報告のそれより、1CPUサ
イクルだけ遅らすためのデイレイラツチを設け、
これによつて、自CPUメモリリクエストが処理
された後は、他CPUメモリリクエストを優先さ
せて処理するようにし、各CPUのメモリリクエ
ストを均等に処理することを可能とするものであ
る。
央処理装置（CPU）とし、サービス処理装置を
メモリとメモリ制御装置とした場合、BANK
BUSY信号を自メモリ制御ユニツト報告用と他メ
モリ制御ユニツト報告用に分離し、自報告用
BANK BUSY信号を他報告のそれより、1CPUサ
イクルだけ遅らすためのデイレイラツチを設け、
これによつて、自CPUメモリリクエストが処理
された後は、他CPUメモリリクエストを優先さ
せて処理するようにし、各CPUのメモリリクエ
ストを均等に処理することを可能とするものであ
る。
第３図は本発明の一実施例の構成図であり、第
４図は第３図の動作を説明するための各信号の時
間関係を示す図である。
４図は第３図の動作を説明するための各信号の時
間関係を示す図である。
第３図は第１図と同様に、２台のCPUで１台
のメモリを共有する場合の実施例で、２台の
CPUを仮にCPU０、CPU１と名付けると、１は
CPU０、CPU１によつて共有されるメモリ、２
１はCPU０用メモリ制御ユニツト、２２はCPU
１用メモリ制御ユニツトである。２はEX0信号、
３はFX1信号、８はADV0信号、９はADV1信
号、１８は０側優先制御回路、１９は１側優先制
御回路、２０はCPUサイクル信号であり、これ
らは第１図で説明したと同じ働きをする。４は
BANK BUSY0信号であり、CPU１に対して現在
CPU０によつてメモリ１が使用中であることを
知らせる。同時に、５はBANK BUSYA1信号で
あり、CPU０に対して現在CPU１によつてメモ
リ１が使用中であることを知らせる。６はBANK
BUSYA0信号４を保持するためのBANK
BUSYA0ラツチであり、EX0信号２によつてセツ
トされる。同じく７は、BANK BUSYA1信号５
を保持するBANK BUSYA1ラツチであり、EX1
信号３によつてセツトされる。１０はBANK
BUSYB0ラツチであり、EX0信号２によつてセツ
トされる。同じく１１はBANK BUSYB1ラツチ
であり、EX1信号３によつてセツトされる。１２
はBANK BUSYB0信号であり、現在CPU０によ
つてメモリ１が使用中であることを自CPU
（CPU０）に対して知らせるための信号である。
同じく１３はBANK BUSYB1信号であり、他
CPU（CPU１）に対して知らせるための信号で
ある。BANK BUSYB0信号１２、BANK
BUSYB1信号１３はそれぞれOR回路を通して、
０側優先制御回路１８、１側優先制御回路１９の
INH端子に接続されている。１４，１５はデイレ
イラツチ（以下Ｄラツチと記す）であり、ADV0
信号８を1CPUサイクル遅らせて、BANK
BUSYB0ラツチ１０のＲ端子に入力させ、リセツ
トさせるものである。同じく１６，１７はＤラツ
チであり、ADV1信号９を1CPUサイクル遅らせ
てBANK BUSYB1ラツチ１１をリセツトさせ
る。
のメモリを共有する場合の実施例で、２台の
CPUを仮にCPU０、CPU１と名付けると、１は
CPU０、CPU１によつて共有されるメモリ、２
１はCPU０用メモリ制御ユニツト、２２はCPU
１用メモリ制御ユニツトである。２はEX0信号、
３はFX1信号、８はADV0信号、９はADV1信
号、１８は０側優先制御回路、１９は１側優先制
御回路、２０はCPUサイクル信号であり、これ
らは第１図で説明したと同じ働きをする。４は
BANK BUSY0信号であり、CPU１に対して現在
CPU０によつてメモリ１が使用中であることを
知らせる。同時に、５はBANK BUSYA1信号で
あり、CPU０に対して現在CPU１によつてメモ
リ１が使用中であることを知らせる。６はBANK
BUSYA0信号４を保持するためのBANK
BUSYA0ラツチであり、EX0信号２によつてセツ
トされる。同じく７は、BANK BUSYA1信号５
を保持するBANK BUSYA1ラツチであり、EX1
信号３によつてセツトされる。１０はBANK
BUSYB0ラツチであり、EX0信号２によつてセツ
トされる。同じく１１はBANK BUSYB1ラツチ
であり、EX1信号３によつてセツトされる。１２
はBANK BUSYB0信号であり、現在CPU０によ
つてメモリ１が使用中であることを自CPU
（CPU０）に対して知らせるための信号である。
同じく１３はBANK BUSYB1信号であり、他
CPU（CPU１）に対して知らせるための信号で
ある。BANK BUSYB0信号１２、BANK
BUSYB1信号１３はそれぞれOR回路を通して、
０側優先制御回路１８、１側優先制御回路１９の
INH端子に接続されている。１４，１５はデイレ
イラツチ（以下Ｄラツチと記す）であり、ADV0
信号８を1CPUサイクル遅らせて、BANK
BUSYB0ラツチ１０のＲ端子に入力させ、リセツ
トさせるものである。同じく１６，１７はＤラツ
チであり、ADV1信号９を1CPUサイクル遅らせ
てBANK BUSYB1ラツチ１１をリセツトさせ
る。
次に第４図を参照して第３図の動作を説明す
る。第２図の場合と同様に、CPU０、CPU１の
メモリリクエストが同時に発生したが、CPUサ
イクルが“０”であるため、CPU０のメモリリ
クエストが選択され、EX0信号２が発生したとす
る。この信号によつてBANK BUSYA0ラツチ６
と、BANK BUSYB0ラツチ１０がセツトされ、
各々、BANK BUSYA0信号４が１側優先制御回
路１９のINH端子１２、BANK BUSYB0信号１
２が０側優先制御回路１８のINH端子にOR回路
を通して入力され、後続のEX0信号２、及びEX1
信号３を抑止する。メモリ１での動作が終了する
とADV0信号８が発生して、BANK BUSYA0ラ
ツチ６をリセツトするが、BANK BUSYB0ラツ
チ１０へは、Ｄラツチ１４，１５を通してADV0
信号８が入力されるため、BANK BUSYB0信号
１２は、BANK BUSYA0信号４より1CPUサイ
クルだけ遅れてリセツトされる。第４図で示すよ
うに、BANK BUSYA0信号４がリセツトされた
時、CPUサイクルが“０”であるため、CPU１
のメモリリクエストを受付けることはできない
が、BANK BUSYB0信号１２が“１”のため、
再びCPU０のメモリリクエストが受付けられる
こともない。その後、その後、CPUサイクルが
“１”となつた時、CPU１のメモリリクエストが
受付けられ、Ex1信号３を発生する。以下同様の
動作を繰返し、CPU０とCPU１のメモリリクエ
ストを交互に受付けて処理をする。
る。第２図の場合と同様に、CPU０、CPU１の
メモリリクエストが同時に発生したが、CPUサ
イクルが“０”であるため、CPU０のメモリリ
クエストが選択され、EX0信号２が発生したとす
る。この信号によつてBANK BUSYA0ラツチ６
と、BANK BUSYB0ラツチ１０がセツトされ、
各々、BANK BUSYA0信号４が１側優先制御回
路１９のINH端子１２、BANK BUSYB0信号１
２が０側優先制御回路１８のINH端子にOR回路
を通して入力され、後続のEX0信号２、及びEX1
信号３を抑止する。メモリ１での動作が終了する
とADV0信号８が発生して、BANK BUSYA0ラ
ツチ６をリセツトするが、BANK BUSYB0ラツ
チ１０へは、Ｄラツチ１４，１５を通してADV0
信号８が入力されるため、BANK BUSYB0信号
１２は、BANK BUSYA0信号４より1CPUサイ
クルだけ遅れてリセツトされる。第４図で示すよ
うに、BANK BUSYA0信号４がリセツトされた
時、CPUサイクルが“０”であるため、CPU１
のメモリリクエストを受付けることはできない
が、BANK BUSYB0信号１２が“１”のため、
再びCPU０のメモリリクエストが受付けられる
こともない。その後、その後、CPUサイクルが
“１”となつた時、CPU１のメモリリクエストが
受付けられ、Ex1信号３を発生する。以下同様の
動作を繰返し、CPU０とCPU１のメモリリクエ
ストを交互に受付けて処理をする。
以上の説明から明らかな如く、本発明によれ
ば、BANK BUSY信号を自CPU報告用と、他
CPU報告用に分離し、1CPUサイクルずらすこと
によつて、自CPUメモリリクエストが受け付け
られた後は、他CPUメモリリクエストの受付け
を優先するという方式を取ることによつて、
CPU０とCPU１間のメモリリクエスト処理の均
衡を図り、２台のCPUでメモリを共有しても処
理を円滑に行うことができる。
ば、BANK BUSY信号を自CPU報告用と、他
CPU報告用に分離し、1CPUサイクルずらすこと
によつて、自CPUメモリリクエストが受け付け
られた後は、他CPUメモリリクエストの受付け
を優先するという方式を取ることによつて、
CPU０とCPU１間のメモリリクエスト処理の均
衡を図り、２台のCPUでメモリを共有しても処
理を円滑に行うことができる。
以上は２台のCPUで１台のメモリを共有する
場合であるが、勿論、本発明はそれ以外の構成に
も適用可能であることは云うまでもない。
場合であるが、勿論、本発明はそれ以外の構成に
も適用可能であることは云うまでもない。
第１図は従来のサービス処理装置の構成例を示
す図、第２図は第１図の動作を説明するためのタ
イミング図、第３図は本発明の一実施例を示す
図、第４図は第３図の動作を説明するためのタイ
ミング図である。 １……メモリ、６，７，１０，１１……ラツ
チ、１４，１５，１６，１７……デイレイラツ
チ、１８，１９……優先制御回路、２１，２２…
…メモリ制御ユニツト。
す図、第２図は第１図の動作を説明するためのタ
イミング図、第３図は本発明の一実施例を示す
図、第４図は第３図の動作を説明するためのタイ
ミング図である。 １……メモリ、６，７，１０，１１……ラツ
チ、１４，１５，１６，１７……デイレイラツ
チ、１８，１９……優先制御回路、２１，２２…
…メモリ制御ユニツト。
Claims (1)
- １ 同一のサービス処理装置を複数のサービス要
求装置で共有するデータ処理装置において、各種
サービス要求を受付けて優先順位を決め、抑止条
件が入力されてない時に、サービス動作開始信号
を発生させる優先制御手段と、前記サービス動作
開始信号によつてセツトされ、サービス動作終了
信号によつてリセツトされ、他サービス要求装置
のサービス動作開始信号を抑止するための信号を
保持する手段と、前記サービス動作終了信号を一
定時間遅らすための手段と、この一定時間遅れた
信号をリセツト信号とし、前記サービス動作開始
信号をセツト信号とし、自サービス要求装置のサ
ービス動作開始信号を抑止するための信号を保持
する手段とを有することを特徴とするデータ処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17717981A JPS5880756A (ja) | 1981-11-06 | 1981-11-06 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17717981A JPS5880756A (ja) | 1981-11-06 | 1981-11-06 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880756A JPS5880756A (ja) | 1983-05-14 |
| JPS6150357B2 true JPS6150357B2 (ja) | 1986-11-04 |
Family
ID=16026556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17717981A Granted JPS5880756A (ja) | 1981-11-06 | 1981-11-06 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880756A (ja) |
-
1981
- 1981-11-06 JP JP17717981A patent/JPS5880756A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5880756A (ja) | 1983-05-14 |
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