JPS5880929A - 相補型ｍｏｓ論理回路 - Google Patents
相補型ｍｏｓ論理回路Info
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- JPS5880929A JPS5880929A JP56178162A JP17816281A JPS5880929A JP S5880929 A JPS5880929 A JP S5880929A JP 56178162 A JP56178162 A JP 56178162A JP 17816281 A JP17816281 A JP 17816281A JP S5880929 A JPS5880929 A JP S5880929A
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- complementary
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- output
- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は入出力に、ＴＴＬ及び０Ｍ０８回路を接続す
る事が可能で、しかもｍｃｌ電圧が低下した場合でも動
作を保障することができる相補型ＭＯＩｉ論理回路に関
する。
る事が可能で、しかもｍｃｌ電圧が低下した場合でも動
作を保障することができる相補型ＭＯＩｉ論理回路に関
する。
一般に相補ＩＩＭＯ＆）ランジスタ（以下Ｃ−ＭＯＢと
称する゛）回路からなる集積回路は、低消費電力、高雑
音余裕度、および広動作電圧範囲等の多くの利点を有し
ている。ところで、とのＣ−ＭＯ８回路はバイポーラト
ランジスタによって構成されるＴＴＬ回路と比軟して低
速動作であるため、上記のような特徴をもちながら比軟
的低速動作の応用面においてのみＴＴＬ回路に置き換え
使用されてきた。しかしながら、近年、値組加工技術お
よび回路技術等の進歩により尚逮動作の可能＆Ｃ−ＭＯ
８回路が実現されるようになシ、このような高速Ｃ−Ｍ
０８回路の低油Ｓｋ４力特性を利用してＴＴＩ、回−の
−電力消費素子と置換し比較的低消費電力性をイするＬ
Ｓ−ＴＴＬ（Ｌ４１Ｗ Ｐｏｗ＠ｒ ８ｅｈ＠ｔｔｋｙ
ＴＴＬ ）等のＴＴＬｌｔ２１路と組み合せて、低消
費電力と高速動作尋の利点を有する回路を構成すること
が試みられている。
称する゛）回路からなる集積回路は、低消費電力、高雑
音余裕度、および広動作電圧範囲等の多くの利点を有し
ている。ところで、とのＣ−ＭＯ８回路はバイポーラト
ランジスタによって構成されるＴＴＬ回路と比軟して低
速動作であるため、上記のような特徴をもちながら比軟
的低速動作の応用面においてのみＴＴＬ回路に置き換え
使用されてきた。しかしながら、近年、値組加工技術お
よび回路技術等の進歩により尚逮動作の可能＆Ｃ−ＭＯ
８回路が実現されるようになシ、このような高速Ｃ−Ｍ
０８回路の低油Ｓｋ４力特性を利用してＴＴＩ、回−の
−電力消費素子と置換し比較的低消費電力性をイするＬ
Ｓ−ＴＴＬ（Ｌ４１Ｗ Ｐｏｗ＠ｒ ８ｅｈ＠ｔｔｋｙ
ＴＴＬ ）等のＴＴＬｌｔ２１路と組み合せて、低消
費電力と高速動作尋の利点を有する回路を構成すること
が試みられている。
ところ、で、ＬＳ−ＴＴＬ等のＴＴＬ回路の電気特性は
、例えば電−′−圧ｖ、、＝ｓｖｏ場合、出力電圧ノハ
イレペル（「Ｈ」レベル）ＶｏＮａｊｌｌｔ２ｖ程度で
めシ、また出力電圧のローレベル（ｒ Ｌ Ｊ ｖへｈ
） Ｖ、Ｌは取入；６ｊ Ｏ，８Ｖ前後である。これ
に対してＣ−ＭＯ８回路の電気特性はＶＩＩＤ −５Ｖ
（０Ｍ合、入力電圧ｖＩｌｌ （ｒ ＨＪレベ１図に
示すように、全体のシステムがＬＳ−ＴＴＬ回路１〕で
構成され、その中で消費電５ｆ、が過大な部分を高速Ｃ
−ＭＯＢ回ｋｋ６１２で置き換える場合に紘、上記のよ
うにＴＴＬ回路とＣ−ＭＯ８回路の電気特性の柘違から
、Ｃ−ＭＯ８回路１２の前段に外圧回路勢のインター７
傭−ス回路１３が必要となる。このインターフェース回
路ＩＳを不要として、ＴＴＬ回路との完全コンパチブル
（適合）化のできる萬速Ｃ−ＭＯ８回路を実現するには
、その電気特性をＴＴＬ回路の出力特性に適合するよう
に改善する必要があシ、例えはｖｊ）ＤＩ１ｇ５ｖノ場
合、前記ＴＴＬＱＭ（Ｄ出力ｔ／ ヘｋに合わせるよう
にＶ□さ２ｖおよびＶＩ＆！０．８Ｖにすることが必要
である。
、例えば電−′−圧ｖ、、＝ｓｖｏ場合、出力電圧ノハ
イレペル（「Ｈ」レベル）ＶｏＮａｊｌｌｔ２ｖ程度で
めシ、また出力電圧のローレベル（ｒ Ｌ Ｊ ｖへｈ
） Ｖ、Ｌは取入；６ｊ Ｏ，８Ｖ前後である。これ
に対してＣ−ＭＯ８回路の電気特性はＶＩＩＤ −５Ｖ
（０Ｍ合、入力電圧ｖＩｌｌ （ｒ ＨＪレベ１図に
示すように、全体のシステムがＬＳ−ＴＴＬ回路１〕で
構成され、その中で消費電５ｆ、が過大な部分を高速Ｃ
−ＭＯＢ回ｋｋ６１２で置き換える場合に紘、上記のよ
うにＴＴＬ回路とＣ−ＭＯ８回路の電気特性の柘違から
、Ｃ−ＭＯ８回路１２の前段に外圧回路勢のインター７
傭−ス回路１３が必要となる。このインターフェース回
路ＩＳを不要として、ＴＴＬ回路との完全コンパチブル
（適合）化のできる萬速Ｃ−ＭＯ８回路を実現するには
、その電気特性をＴＴＬ回路の出力特性に適合するよう
に改善する必要があシ、例えはｖｊ）ＤＩ１ｇ５ｖノ場
合、前記ＴＴＬＱＭ（Ｄ出力ｔ／ ヘｋに合わせるよう
にＶ□さ２ｖおよびＶＩ＆！０．８Ｖにすることが必要
である。
第２図は通常の高速Ｃ−ＭＯ８インバータを示すもので
、−源電圧Ｖ□（高電位）、ＶＢ（低電位）間にｐＨＭ
ＯＢ）ランジスタ（以下Ｐ−ＭＯ８と称する）２１−お
よびＮＷＭＯ８）ランジスタ（以下Ｎ−ＭＯｇと称する
）２２が直列挿入され、それヤれ（ＤＩ’−）には共通
に入力信号ＩＮが供給される。さらにＮ−ＭＯ８ＪＪの
ドレインとＰ−ＭＯ８ｊ Ｊのドレインとの共通接続点
から信号ＯＵＴが出力される。このよりなＣ−ＭＯ＆イ
ンバータは第３図に示すような入力電圧（ｖｘＮ）−出
力電圧（ｖｏｗｔ）特性を有している。この１路では電
源電圧Ｖ□において出力レペ＾が反転するときの入力電
圧Ｖ□が回路閾値電圧Ｖｔｈｃとなる。そしてこの回路
閾値電圧ｖｔｈｅはＰ−ＭＯ８２１およびＮ−ＭＯ８Ｊ
１が飽和動作時において下記の橡な式で表現される。
、−源電圧Ｖ□（高電位）、ＶＢ（低電位）間にｐＨＭ
ＯＢ）ランジスタ（以下Ｐ−ＭＯ８と称する）２１−お
よびＮＷＭＯ８）ランジスタ（以下Ｎ−ＭＯｇと称する
）２２が直列挿入され、それヤれ（ＤＩ’−）には共通
に入力信号ＩＮが供給される。さらにＮ−ＭＯ８ＪＪの
ドレインとＰ−ＭＯ８ｊ Ｊのドレインとの共通接続点
から信号ＯＵＴが出力される。このよりなＣ−ＭＯ＆イ
ンバータは第３図に示すような入力電圧（ｖｘＮ）−出
力電圧（ｖｏｗｔ）特性を有している。この１路では電
源電圧Ｖ□において出力レペ＾が反転するときの入力電
圧Ｖ□が回路閾値電圧Ｖｔｈｃとなる。そしてこの回路
閾値電圧ｖｔｈｅはＰ−ＭＯ８２１およびＮ−ＭＯ８Ｊ
１が飽和動作時において下記の橡な式で表現される。
Ｖ、、ＭＳ Ｎ −ＭＯＳ ＋７）Ｎｌ１ｍｉｌＶ＠ｈ
１ ；ｐ −ＭＵ ８ （７）閾イｉ−圧さらにに’
ａ Ｋ’はＰ−ＭＯ８およびＮ−ＭＯ８のソース・ドレ
イン電流”Ｄｌｉの係数で、である。
１ ；ｐ −ＭＵ ８ （７）閾イｉ−圧さらにに’
ａ Ｋ’はＰ−ＭＯ８およびＮ−ＭＯ８のソース・ドレ
イン電流”Ｄｌｉの係数で、である。
Ｗ Ｗ ’Ｐ−ＭｏｉｌおよびＮ−ＭＯ８Ｏ各チャ
ネＰＩ ）ｌ ・ ル幅 Ｌ Ｌ ＠Ｐ−ＭＯＢおよびＮ−Ｍ（＞８の各チャ
ネジ参 Ｎ ・ ル長 ＠ｏｘ：？−）雛化展の長さ ＊ｏｘ ：９−率 μＰ、μＮ：正孔および亀子の４！ｒ実効移動度従って
上記の体に高速Ｃ−ＭＯ８回路（インノ（−タ）Ｏ入力
電圧Ｖ□ｅ ＶＫＬＯ電気特性を改善、例えばＶ□■Ｓ
として、■□≧４ｖを２ｖにす。
ネＰＩ ）ｌ ・ ル幅 Ｌ Ｌ ＠Ｐ−ＭＯＢおよびＮ−Ｍ（＞８の各チャ
ネジ参 Ｎ ・ ル長 ＠ｏｘ：？−）雛化展の長さ ＊ｏｘ ：９−率 μＰ、μＮ：正孔および亀子の４！ｒ実効移動度従って
上記の体に高速Ｃ−ＭＯ８回路（インノ（−タ）Ｏ入力
電圧Ｖ□ｅ ＶＫＬＯ電気特性を改善、例えばＶ□■Ｓ
として、■□≧４ｖを２ｖにす。
るには、すなわちｖｔｋｅを小さくするには上記式（１
）から明らかな様に、Ｉｖｔｈｙｌを大きくし、またに
、を小さく （Ｐ−Ｍｏ８ ｊ ＪのコンダクタンスＩ
、を小さく）すればよい。しかしながら、このようにＩ
ｖｔｈｔｌを大きく、およびに、を小さくするように電
気４Ｉ性を変更させると、高速Ｃ−ＭＯＳインバータの
動作における例えば立上が多時間ｔオは電気特性の変更
前と比較して長くなシ、＾速性が失なわれることになる
。すなわち従来のＣ−ＭＯ８回路では高速性およびＴＴ
Ｌ回路との完全適合性を共に有することは困離であった
。
）から明らかな様に、Ｉｖｔｈｙｌを大きくし、またに
、を小さく （Ｐ−Ｍｏ８ ｊ ＪのコンダクタンスＩ
、を小さく）すればよい。しかしながら、このようにＩ
ｖｔｈｔｌを大きく、およびに、を小さくするように電
気４Ｉ性を変更させると、高速Ｃ−ＭＯＳインバータの
動作における例えば立上が多時間ｔオは電気特性の変更
前と比較して長くなシ、＾速性が失なわれることになる
。すなわち従来のＣ−ＭＯ８回路では高速性およびＴＴ
Ｌ回路との完全適合性を共に有することは困離であった
。
そこで本発明者ら紘以前に、ＴＴＬｄ路との完全適合性
に対応する電気４Ｉ８：および高速動作が可能な相補１
１Ｍ０Ｂ論理回路を開発し喪。この回路は昭和ｓ６年特
許願第２６３７６号の出−に係る明細書に記載されそい
るものであるが、その構成は＃Ｉ４１１に示す通ルであ
、る。すなわち、この回路紘Ｃ−ＭＯ８インバータであ
ル、電蝕電圧Ｖｍｉ ｅ ｖ、、藺にＰ−Ｍｏ８３１
オヨびＮ−ＭＯＢ１２を直列接続してなるＣ−ＭＯ８回
路ｓ３が設けられる。ｅノＰ−Ｍｏ８３１ ＞ヨびＮ−
Ｍｏ８Ｊ２のそれぞれのｆ−）には共通に入力信号ＩＮ
が供給され、またＮ−ＭＯＢ ＢＪのドレインとＰ−Ｍ
ｏ８８１のドレインとの共通接続点から出力される信号
φは出力バッファ回路・３４内０Ａ４ｄｌ−５型Ｏ勘ｐ
ｎト５ンノスタ３５のベースに供給される。この出カバ
、７ア回ｌｌ１８Ｊ４はトランジスタ３５のコレクタに
％掠ｖＤＤが供給され、そのエミ、りがＮ−Ｍｏ５３６
を介して電源電圧ｖ、１に接続される様に構成され、こ
のＮ−。
に対応する電気４Ｉ８：および高速動作が可能な相補１
１Ｍ０Ｂ論理回路を開発し喪。この回路は昭和ｓ６年特
許願第２６３７６号の出−に係る明細書に記載されそい
るものであるが、その構成は＃Ｉ４１１に示す通ルであ
、る。すなわち、この回路紘Ｃ−ＭＯ８インバータであ
ル、電蝕電圧Ｖｍｉ ｅ ｖ、、藺にＰ−Ｍｏ８３１
オヨびＮ−ＭＯＢ１２を直列接続してなるＣ−ＭＯ８回
路ｓ３が設けられる。ｅノＰ−Ｍｏ８３１ ＞ヨびＮ−
Ｍｏ８Ｊ２のそれぞれのｆ−）には共通に入力信号ＩＮ
が供給され、またＮ−ＭＯＢ ＢＪのドレインとＰ−Ｍ
ｏ８８１のドレインとの共通接続点から出力される信号
φは出力バッファ回路・３４内０Ａ４ｄｌ−５型Ｏ勘ｐ
ｎト５ンノスタ３５のベースに供給される。この出カバ
、７ア回ｌｌ１８Ｊ４はトランジスタ３５のコレクタに
％掠ｖＤＤが供給され、そのエミ、りがＮ−Ｍｏ５３６
を介して電源電圧ｖ、１に接続される様に構成され、こ
のＮ−。
Ｍｏ８Ｊ＃のダートには入力信号ＩＮが供給される。モ
して出力バッ７ア回路４４内のトランジスタＪ５のエミ
ッタとＮ−ＭＯＳ Ｊ６のドレインとの接続点から信号
ＯＵＴが出方される。
して出力バッ７ア回路４４内のトランジスタＪ５のエミ
ッタとＮ−ＭＯＳ Ｊ６のドレインとの接続点から信号
ＯＵＴが出方される。
このよりなＣ−Ｍｏ８インバータにおいて、いま仮に電
源電圧ｖＤＤ＝＋＝５ｖのとき、入力電圧ｖ、、 ｗ
２． ＯＶ オよびｖ、Ｌ＝ｏ、ｓｖであるＴＴＩ。
源電圧ｖＤＤ＝＋＝５ｖのとき、入力電圧ｖ、、 ｗ
２． ＯＶ オよびｖ、Ｌ＝ｏ、ｓｖであるＴＴＩ。
回路の出力レベルに一合する条件で、Ｃ−ＭＯ８回路ｓ
Ｊの正常な回路動作がなされる様な電気特性が設定され
る必要がある。すなわちＣ−ＭＯ８回路の閾値電圧Ｖい
。を小さくするものであるが、従来のＣ−Ｍｏ８ｆ四セ
スによりてＣ−ＭＯＢ回路が構成されて、その囲路Ｉｉ
４値電圧Ｖｔｈｅが例えば１〜２ｖ程度に小さく設定さ
れる一合、上記式（１）よ３１ Ｐ−Ｍ（ｌ Ｊ Ｊお
よびＮ−Ｍｏ８ Ｊ ；１の閾値電圧１ｖ□、１および
Ｖ□Ｗが従来の伏動（通常１ｖ＠度）で、Ｋ、まえはに
買のみを変更すると１人力信号（電圧）ＩＮ−Ｖ、Ｎ−
２，ＯＶでは、Ｐ−Ｍｏ８ｊ Ｊおよび！１−Ｍ０Ｂ
Ｊ １は共にオン状艙となシ、直流貫通電流が発生して
、Ｃ−ＭＯ８本来の特性である低消費電力性が失われる
ことになる。そのためＰ−Ｍｏ８Ｊ ＪおよびＮ−Ｍｏ
８Ｓ２それヤれの閾値電圧ｊＶ Ｉおよびｖｔｈ、Ｉ
ｑ）設置ｈＰ 定をｉ失する必要がある。すなわち電圧ＶＩＮ ””ｖ
□のときＰ−Ｍｏ８Ｊ １が、ｔｙ（Ｃ−ＭＯ８回路Ｓ
３の出力は「０」レベル）となるには、１ｖ□、１≧Ｖ
□−■□ ・・・・・・（４）である。またｖｘｗ
” ＶＨ，（ＤときＮ−Ｍｏ８ Ｊ ２ ；７５ ４オ
ン−（Ｃ−Ｍｏ１ ｉｉｌ路ＪＪＯ出力はｒｌＪレベル
）となるｋは、 ｙ０１≧Ｖ、、 −−（５） であ〕、従りて＾体的に紘、１ｖｔｈｐ ｌ ≧＆ｏ
ｖ ｓ’ｔｈｗ≧Ｑ、８Ｖ、に設定すればよ−ことにな
る。なお、ζ０ＩＶＩおよびｖｓｉｘはＭＯ！！）ツン
ジスタｈｙ ３１．１：Ｉの表面濃ｌｔ：ｉ／）μ−ル勢の従来技術
によつて得ることがで亀る。
Ｊの正常な回路動作がなされる様な電気特性が設定され
る必要がある。すなわちＣ−ＭＯ８回路の閾値電圧Ｖい
。を小さくするものであるが、従来のＣ−Ｍｏ８ｆ四セ
スによりてＣ−ＭＯＢ回路が構成されて、その囲路Ｉｉ
４値電圧Ｖｔｈｅが例えば１〜２ｖ程度に小さく設定さ
れる一合、上記式（１）よ３１ Ｐ−Ｍ（ｌ Ｊ Ｊお
よびＮ−Ｍｏ８ Ｊ ；１の閾値電圧１ｖ□、１および
Ｖ□Ｗが従来の伏動（通常１ｖ＠度）で、Ｋ、まえはに
買のみを変更すると１人力信号（電圧）ＩＮ−Ｖ、Ｎ−
２，ＯＶでは、Ｐ−Ｍｏ８ｊ Ｊおよび！１−Ｍ０Ｂ
Ｊ １は共にオン状艙となシ、直流貫通電流が発生して
、Ｃ−ＭＯ８本来の特性である低消費電力性が失われる
ことになる。そのためＰ−Ｍｏ８Ｊ ＪおよびＮ−Ｍｏ
８Ｓ２それヤれの閾値電圧ｊＶ Ｉおよびｖｔｈ、Ｉ
ｑ）設置ｈＰ 定をｉ失する必要がある。すなわち電圧ＶＩＮ ””ｖ
□のときＰ−Ｍｏ８Ｊ １が、ｔｙ（Ｃ−ＭＯ８回路Ｓ
３の出力は「０」レベル）となるには、１ｖ□、１≧Ｖ
□−■□ ・・・・・・（４）である。またｖｘｗ
” ＶＨ，（ＤときＮ−Ｍｏ８ Ｊ ２ ；７５ ４オ
ン−（Ｃ−Ｍｏ１ ｉｉｌ路ＪＪＯ出力はｒｌＪレベル
）となるｋは、 ｙ０１≧Ｖ、、 −−（５） であ〕、従りて＾体的に紘、１ｖｔｈｐ ｌ ≧＆ｏ
ｖ ｓ’ｔｈｗ≧Ｑ、８Ｖ、に設定すればよ−ことにな
る。なお、ζ０ＩＶＩおよびｖｓｉｘはＭＯ！！）ツン
ジスタｈｙ ３１．１：Ｉの表面濃ｌｔ：ｉ／）μ−ル勢の従来技術
によつて得ることがで亀る。
仁のような電気特性を有するＣ−Ｍｏ１ ｗＡ路１Ｊに
おいて高速性を保持するために、上記の出力パνファＷ
ｊｉ＊Ｉ４が必要となる。まずＣ−ＭＯ８回路ＳＳＯ回
路動作の速度、すなわちスイ、チングの過度時間ｔ、１
（立上がり時間１ｒおよび立下が〕時間＊１）ａ一般に
下記の様な関係Ｃ１−負荷容量 夏９．：ノースｅドレイン電流 さらＫＩ□を飽和電流とすれば、 ■３ｋｌ ” Ｋ（％ｍ −Ｖ＊ ｈ ）” 、
、・・、、 （７）ｖ５．：ｒ−ト・ソース間電圧 となる。従って従来Ｃ）′Ｉ６速Ｃ−Ｍ□ａＩｇ回路に
対して’ｔｗの増加を押え、高速性を保持するには、単
位負荷容量あ九〕の”Ｄｌｌを低下させない緑にする必
！！がある。異体的には、まず、立上少時間ｔ、につい
て、すなわちＶ□Ｗ”ｖｆ＆で、Ｐ−Ｍｏ８Ｊｊがオン
の場合、七〇ｆ−）−ソース間電圧Ｖ、、、は、 １’Ｖ’、、、ＬｗｓＶ、、−Ｖ！＆＝５−０．８＝４
．２Ｖ −（８Ｊとなる。゛と０１Ｖ、、、ｌは従来
の高速Ｃ−ＭＯ８（４Ｖ ： ｖｌｌｌ ！ ４ Ｖ
ａ Ｖ、 ＆ ！ Ｉ Ｖ ）と比較した場合、＃ｌと
んど差がないため、上記式（７）よ’）’／Ｈ，ｓすｆ
ｌｂチＰ−Ｍｏ８ Ｊ Ｊ （２） ｊＶ、ｈｌ （Ｚ
）変化分が夏Ｄａの値、つｔシ立上シ時間１．に影響す
る。ところで上記の様に、低消費電力性の点からｊＶ
Ｉ≧＆ＯＶと設定されたが、いｔ Ｉｖｔｈｐｌ ”
３．Ｏｖとすると、上記式（７） 、 （８）よ）（Ｉ
ｖ １−ＩＶ、、、Ｉ）’−（４，２−３）”−１，
４４−（９）ｓ となる。同様に従来の高速Ｃ−ＭＯ８では（ｌｖｇ＠ｐ
ｌ−１ｖ、、、ｌ）” −（４−ｉ）２すｓ ・・・
Ｃ４となる。とζろで、通常Ｃ−ＭＯＢインバータの（
集積回路）の出力が菖ＭＩＣ外部素子を駆動するｋは、
負荷容ＪＩＣＬが大きな値となる。ここではＣ１さ２０
．ＰＦと仮定する。一方Ｃ−ＭＯ８回路ＩＪの負荷容量
ＣＬ＃′ｉＩＣ内部であるから、その値は小さくＣＬユ
ＩＰＦとする。従って立上シ時間嶋が従来の高速Ｃ−Ｍ
Ｏ８と同一であるには、従来のＰ−Ｍｏ８の夏□の係数
をＫＰ′とした場合、上記式（６） 、 （７） 、
（９３、αＢ Ｂ ｐ−Ｍｏ５ ｓ Ｚ （２）Ｋ。
おいて高速性を保持するために、上記の出力パνファＷ
ｊｉ＊Ｉ４が必要となる。まずＣ−ＭＯ８回路ＳＳＯ回
路動作の速度、すなわちスイ、チングの過度時間ｔ、１
（立上がり時間１ｒおよび立下が〕時間＊１）ａ一般に
下記の様な関係Ｃ１−負荷容量 夏９．：ノースｅドレイン電流 さらＫＩ□を飽和電流とすれば、 ■３ｋｌ ” Ｋ（％ｍ −Ｖ＊ ｈ ）” 、
、・・、、 （７）ｖ５．：ｒ−ト・ソース間電圧 となる。従って従来Ｃ）′Ｉ６速Ｃ−Ｍ□ａＩｇ回路に
対して’ｔｗの増加を押え、高速性を保持するには、単
位負荷容量あ九〕の”Ｄｌｌを低下させない緑にする必
！！がある。異体的には、まず、立上少時間ｔ、につい
て、すなわちＶ□Ｗ”ｖｆ＆で、Ｐ−Ｍｏ８Ｊｊがオン
の場合、七〇ｆ−）−ソース間電圧Ｖ、、、は、 １’Ｖ’、、、ＬｗｓＶ、、−Ｖ！＆＝５−０．８＝４
．２Ｖ −（８Ｊとなる。゛と０１Ｖ、、、ｌは従来
の高速Ｃ−ＭＯ８（４Ｖ ： ｖｌｌｌ ！ ４ Ｖ
ａ Ｖ、 ＆ ！ Ｉ Ｖ ）と比較した場合、＃ｌと
んど差がないため、上記式（７）よ’）’／Ｈ，ｓすｆ
ｌｂチＰ−Ｍｏ８ Ｊ Ｊ （２） ｊＶ、ｈｌ （Ｚ
）変化分が夏Ｄａの値、つｔシ立上シ時間１．に影響す
る。ところで上記の様に、低消費電力性の点からｊＶ
Ｉ≧＆ＯＶと設定されたが、いｔ Ｉｖｔｈｐｌ ”
３．Ｏｖとすると、上記式（７） 、 （８）よ）（Ｉ
ｖ １−ＩＶ、、、Ｉ）’−（４，２−３）”−１，
４４−（９）ｓ となる。同様に従来の高速Ｃ−ＭＯ８では（ｌｖｇ＠ｐ
ｌ−１ｖ、、、ｌ）” −（４−ｉ）２すｓ ・・・
Ｃ４となる。とζろで、通常Ｃ−ＭＯＢインバータの（
集積回路）の出力が菖ＭＩＣ外部素子を駆動するｋは、
負荷容ＪＩＣＬが大きな値となる。ここではＣ１さ２０
．ＰＦと仮定する。一方Ｃ−ＭＯ８回路ＩＪの負荷容量
ＣＬ＃′ｉＩＣ内部であるから、その値は小さくＣＬユ
ＩＰＦとする。従って立上シ時間嶋が従来の高速Ｃ−Ｍ
Ｏ８と同一であるには、従来のＰ−Ｍｏ８の夏□の係数
をＫＰ′とした場合、上記式（６） 、 （７） 、
（９３、αＢ Ｂ ｐ−Ｍｏ５ ｓ Ｚ （２）Ｋ。
は
に？ ＝ ＫＰ’ 曝−喝□ ：：０．３ Ｋ、’
軸・ ・−ａカ２０ １．４４ となる。ここで出力信号ＯＵＴの立上多時間’ｒ。
軸・ ・−ａカ２０ １．４４ となる。ここで出力信号ＯＵＴの立上多時間’ｒ。
はトランジスタ３５を介するため、
Ｋ、 Ｗ ０．６ Ｋ、’ ・・・・・・
（２）とする。
（２）とする。
次に立下シ時１ｉｔ−について、すなわちｖＩｌｌ ”
ｖＩＭでＮ−Ｍｏ８ ＪＪがオン０−１ｎ合には、Ｎ−
Ｍｏ８Ｊ２のｒ−）・ソース間電圧ｖ５１は、ｖｇ、、
ｓ＊ ｖｘｌＫ”−２，ｏ ｖ ・−−−−−
（１となる。ζｏ ｖ、、、は従来Ｏ高速Ｃ−ＭＯ８（
ｖｘ、≧４Ｖ）と比較した一合１．２４７！１以上の走
があることから立下少時間ｔ、に大きく影響する。
ｖＩＭでＮ−Ｍｏ８ ＪＪがオン０−１ｎ合には、Ｎ−
Ｍｏ８Ｊ２のｒ−）・ソース間電圧ｖ５１は、ｖｇ、、
ｓ＊ ｖｘｌＫ”−２，ｏ ｖ ・−−−−−
（１となる。ζｏ ｖ、、、は従来Ｏ高速Ｃ−ＭＯ８（
ｖｘ、≧４Ｖ）と比較した一合１．２４７！１以上の走
があることから立下少時間ｔ、に大きく影響する。
とζろで上記の様にｖｔｈ＊≧（Ｌ８Ｖからｖｏつ≠（
Ｌ８Ｖとした一合、上記式（２）よル（Ｖｇｓｍ−”１
１ｍ）”−（２，０−０，８）”ｘｌ、４４ ”ＩＬ
◆となる。同様に従来の高速Ｃ−ＭＯ８回路のＶ、ｈ）
Ｉ −（１］Ｖ トｔｔＬハ、（Ｖ ｗ−Ｖ＠１ｍ）’
ｍ（４−１）”＝９ ・・１１となる。従りて立下
少時間ｔｆが従来の高速Ｃ−ＭＯＩｉｉと同値であるに
は、従来ＯＮ−ＭＯ８のＩ□の係数を一′とした場合、
上記式（６） ＃ （７） 、 （ｎ 。
Ｌ８Ｖとした一合、上記式（２）よル（Ｖｇｓｍ−”１
１ｍ）”−（２，０−０，８）”ｘｌ、４４ ”ＩＬ
◆となる。同様に従来の高速Ｃ−ＭＯ８回路のＶ、ｈ）
Ｉ −（１］Ｖ トｔｔＬハ、（Ｖ ｗ−Ｖ＠１ｍ）’
ｍ（４−１）”＝９ ・・１１となる。従りて立下
少時間ｔｆが従来の高速Ｃ−ＭＯＩｉｉと同値であるに
は、従来ＯＮ−ＭＯ８のＩ□の係数を一′とした場合、
上記式（６） ＃ （７） 、 （ｎ 。
（２）よ３１ Ｎ−Ｍｏ１ Ｊ ；ＩＩのに１はｉｃ、
ｍＫｗ’ ＠ ＠ −サＱ、 ３ Ｋ、Ｉ ・
・、 、、、 Ｈ２Ｏ１，４４ となる。
ｍＫｗ’ ＠ ＠ −サＱ、 ３ Ｋ、Ｉ ・
・、 、、、 Ｈ２Ｏ１，４４ となる。
このように、Ｃ−ＭＯ１回路３３の出力４ｊ号φの立上
が少時間１ｒおよび立下が少時間ｔｔが従来の高速Ｃ−
ＭＯ８回路に対応する縁にＰ−Ｍｏ８１１−およびＮ−
Ｍｏ８ Ｊ １１のに、およびに１を設定できるが、外
部素子を駆動する本来の出力信号ＯＵＴの立上が〕時間
ら。および立下が少時間’ｆｅは出カバｙ７ア細路３４
によりて決定される。すなわちまず出力信号ＯＵＴの立
上が少時間ｔｒ、ＩＩｉ、信号φが供給されるバイーー
ラト２ンゾスタＪ５の電流増幅率β（この場合工書ツタ
接地増幅率）に依存し、そのトランジスタ３５の電ａ駆
動力はに′・Ｉに相尚する。通常ａｐｎ）ツンジスタは
Ｃ−Ｍｏ８工程で装造されるときの！＝５０〜１００で
あるため、電流駆動力は十分にあ〕、立上が少時間ｔｒ
、ｔ−ｔｒの値にするの紘容易にできるものである。さ
らに出力信号国テの立下が少時間ｔ、。はＮ−Ｍｏ８Ｊ
＃の！□の係数に、 に依存する。すなわち負荷容量
Ｃ１冨 を従来のＣ−ＭＯＢｕ路と同値（２０ＰＦ）とした場合
、 Ｋ、 ：＝に７・旦・−！−：＝６に、’ −−−−
Ｃ１２）１ ２０ １．４４ となる、そして通常のＣ−Ｍｏ８工程ではμＰ：μＮ＝
１：２およびＷＰ：ＷＮＮ２２１０様な傾向があるため
、上記式（２） ｅ （３） ａα擾、（ロ）によル、
Ｐ−ＭＯＢ Ｊ Ｊ 、 Ｎ−ＭＯＢ Ｊ ２お本びＮ
−Ｍｏ８４６の各に、 、 Ｋ、 ＃ Ｋ、 の比率
、すなわちチャネ諺 ル幅Ｗ、Ｗ、＃Ｗ、、に換算シテ Ｗ ”Ｗ −４： １ ・−−−−−（
４ｐ４ａ ｗ Ｗ、：Ｗ、、閣１：２０ ・・・・・・（６）となる
、なお、上記式（至）はｖｔｈＭユ０．５ｖ根ｋｔで下
げ光場金には、Ｗｘ：Ｗｘ、−１：１２でもよいＯ 上記の様に、’ｒＴＩ、の電気特性（入出力電圧峙性）
に完全適合性を得るために、Ｃ−ＭＯ８１！ｌ！回路の
回路閾値電圧ｖｔｈｅを小さくしても（例えば１Ｖｔｈ
、Ｉ を大暑＜ Ｌ、ＫＰヲ小すくスル）、出力１１！
号の立上りｉ間’ｒｏおよび立下少時間’ｆｏは一流増
一率の大きいバイポーラトランジスタ、およびＣ−ＭＯ
ｇＱ路のＮ−Ｍｏ８（２）Ｉ、、Ｏ係ＨＫ。
が少時間１ｒおよび立下が少時間ｔｔが従来の高速Ｃ−
ＭＯ８回路に対応する縁にＰ−Ｍｏ８１１−およびＮ−
Ｍｏ８ Ｊ １１のに、およびに１を設定できるが、外
部素子を駆動する本来の出力信号ＯＵＴの立上が〕時間
ら。および立下が少時間’ｆｅは出カバｙ７ア細路３４
によりて決定される。すなわちまず出力信号ＯＵＴの立
上が少時間ｔｒ、ＩＩｉ、信号φが供給されるバイーー
ラト２ンゾスタＪ５の電流増幅率β（この場合工書ツタ
接地増幅率）に依存し、そのトランジスタ３５の電ａ駆
動力はに′・Ｉに相尚する。通常ａｐｎ）ツンジスタは
Ｃ−Ｍｏ８工程で装造されるときの！＝５０〜１００で
あるため、電流駆動力は十分にあ〕、立上が少時間ｔｒ
、ｔ−ｔｒの値にするの紘容易にできるものである。さ
らに出力信号国テの立下が少時間ｔ、。はＮ−Ｍｏ８Ｊ
＃の！□の係数に、 に依存する。すなわち負荷容量
Ｃ１冨 を従来のＣ−ＭＯＢｕ路と同値（２０ＰＦ）とした場合
、 Ｋ、 ：＝に７・旦・−！−：＝６に、’ −−−−
Ｃ１２）１ ２０ １．４４ となる、そして通常のＣ−Ｍｏ８工程ではμＰ：μＮ＝
１：２およびＷＰ：ＷＮＮ２２１０様な傾向があるため
、上記式（２） ｅ （３） ａα擾、（ロ）によル、
Ｐ−ＭＯＢ Ｊ Ｊ 、 Ｎ−ＭＯＢ Ｊ ２お本びＮ
−Ｍｏ８４６の各に、 、 Ｋ、 ＃ Ｋ、 の比率
、すなわちチャネ諺 ル幅Ｗ、Ｗ、＃Ｗ、、に換算シテ Ｗ ”Ｗ −４： １ ・−−−−−（
４ｐ４ａ ｗ Ｗ、：Ｗ、、閣１：２０ ・・・・・・（６）となる
、なお、上記式（至）はｖｔｈＭユ０．５ｖ根ｋｔで下
げ光場金には、Ｗｘ：Ｗｘ、−１：１２でもよいＯ 上記の様に、’ｒＴＩ、の電気特性（入出力電圧峙性）
に完全適合性を得るために、Ｃ−ＭＯ８１！ｌ！回路の
回路閾値電圧ｖｔｈｅを小さくしても（例えば１Ｖｔｈ
、Ｉ を大暑＜ Ｌ、ＫＰヲ小すくスル）、出力１１！
号の立上りｉ間’ｒｏおよび立下少時間’ｆｏは一流増
一率の大きいバイポーラトランジスタ、およびＣ−ＭＯ
ｇＱ路のＮ−Ｍｏ８（２）Ｉ、、Ｏ係ＨＫ。
の大きいＮ−Ｍｏ８からなる出カバ、７ア１ｇ１ｊｌＩ
Ｉ８によって小さくすることができ、高速性を失うこと
の桑いＣ−Ｍｏ８インバータを構成できるものである。
Ｉ８によって小さくすることができ、高速性を失うこと
の桑いＣ−Ｍｏ８インバータを構成できるものである。
ところで上記第４図に示す回路において、Ｖ、、ａｍ５
ＶＯ１ｌ、入力信号ＩＮがＶ、、（−１０ｖ）ｏ場合、
Ｐ−Ｍｏ８Ｊ １ＯＰ−）バイアスが（ｖｘ＋ｎ、−ｖ
ｎｉ） ：３ Ｖとなるため、Ｐ−Ｍｏ８ Ｊ １ （
Ｄ閾値零圧ＩＶ、ｈ、ｌをａ、ＯＶ以上に設定しないと
前記した直流貫通電流が発生するととになる。したがっ
て、Ｖ□、５Ｖに同定されている時、Ｉｖｔｈｐｌ≧ａ
、ｏｖｔｃｉｔ定すれば低消費電力性は保たれる。しか
しながら、何部かの原因で、九とえば電池による駆動の
際に電池の消耗が進んでＶ が５ｖから３ｖに低下する
と、第４図Ｏ路Ｄ では動作を保障することができないという欠点がある。
ＶＯ１ｌ、入力信号ＩＮがＶ、、（−１０ｖ）ｏ場合、
Ｐ−Ｍｏ８Ｊ １ＯＰ−）バイアスが（ｖｘ＋ｎ、−ｖ
ｎｉ） ：３ Ｖとなるため、Ｐ−Ｍｏ８ Ｊ １ （
Ｄ閾値零圧ＩＶ、ｈ、ｌをａ、ＯＶ以上に設定しないと
前記した直流貫通電流が発生するととになる。したがっ
て、Ｖ□、５Ｖに同定されている時、Ｉｖｔｈｐｌ≧ａ
、ｏｖｔｃｉｔ定すれば低消費電力性は保たれる。しか
しながら、何部かの原因で、九とえば電池による駆動の
際に電池の消耗が進んでＶ が５ｖから３ｖに低下する
と、第４図Ｏ路Ｄ では動作を保障することができないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、ＴＴＬ回路との７完全
適金性に対応する電気特性を有するとともに電源電圧が
正常の値から低下した場合でも動作を保障することがで
きかつ電力消費量も少ない相補［ＭＯ８論理回路を提供
することにある。
あシ、その目的とするところは、ＴＴＬ回路との７完全
適金性に対応する電気特性を有するとともに電源電圧が
正常の値から低下した場合でも動作を保障することがで
きかつ電力消費量も少ない相補［ＭＯ８論理回路を提供
することにある。
以下、Ｓ＊を参照してこの発−の一実施例を説明する。
第５図はこの発明に係る相補型ＭＯｓ論理回路を９４図
と同様にＣ−Ｍｏ８インバータに実施し大ものであル、
籐４図の回路と対応する箇所には同じ符号を付してその
説明は省略する。この回路が第４図ＯＨ路と異なるとこ
ろは、Ｃ−ＭＯ８回路ＪＪの出力端である８点と電源Ｖ
□印加点との間に信号ＩＮｔ−ｒ−）入力とするもう１
＠４りＰ−ＭＯＩＩＪＦを挿入したところにあシ、この
Ｐ−ＭｏｌＪ Ｆ（Ｄ閾値電圧は製造ノロセスによって
Ｃ−ＭＯ１１回路ｓＪ内のＰ−ＭＯＢＪｌと異なるよう
に設定される。すなわち、たとえば従来技術によれば、
Ｐ−Ｍｏ８Ｊ ＪとＮ−ＭＯＪｉ Ｊ ｊと〇−比は４
：１に設定され、かつＰ−Ｍｏ８ＪＪＯ閾値電圧Ｖ、、
、３１は−ａ、ｏｖ＠＊に、Ｎ−ＭＯＩＪｊ４Ｄ閾値亀
圧Ｖ、ｈ、 ｊ Ｊは０．８ｖ椙度にそれぞれ設定され
、入力信号ＩＮ（／、１入力電圧ｖＩＩＩ”’ＧＶ＠ｖ
、、ｓｗαｓｖｏ条件の下で最適動作が行なわれるよう
に設計される。そして新たに追加されたＰ−Ｍｏ８ Ｊ
７の閾値電圧ｖ、に、 ｌ Ｆは−１，０ｖ程度に設定
され、かつＰ−ＭＯＩＪＪ、Ｐ−Ｍｏ８ｊＦのｇ、比は
、Ｅｌｍ Ｐ ３１ ニー、３７藁４：１に設定される
。
と同様にＣ−Ｍｏ８インバータに実施し大ものであル、
籐４図の回路と対応する箇所には同じ符号を付してその
説明は省略する。この回路が第４図ＯＨ路と異なるとこ
ろは、Ｃ−ＭＯ８回路ＪＪの出力端である８点と電源Ｖ
□印加点との間に信号ＩＮｔ−ｒ−）入力とするもう１
＠４りＰ−ＭＯＩＩＪＦを挿入したところにあシ、この
Ｐ−ＭｏｌＪ Ｆ（Ｄ閾値電圧は製造ノロセスによって
Ｃ−ＭＯ１１回路ｓＪ内のＰ−ＭＯＢＪｌと異なるよう
に設定される。すなわち、たとえば従来技術によれば、
Ｐ−Ｍｏ８Ｊ ＪとＮ−ＭＯＪｉ Ｊ ｊと〇−比は４
：１に設定され、かつＰ−Ｍｏ８ＪＪＯ閾値電圧Ｖ、、
、３１は−ａ、ｏｖ＠＊に、Ｎ−ＭＯＩＪｊ４Ｄ閾値亀
圧Ｖ、ｈ、 ｊ Ｊは０．８ｖ椙度にそれぞれ設定され
、入力信号ＩＮ（／、１入力電圧ｖＩＩＩ”’ＧＶ＠ｖ
、、ｓｗαｓｖｏ条件の下で最適動作が行なわれるよう
に設計される。そして新たに追加されたＰ−Ｍｏ８ Ｊ
７の閾値電圧ｖ、に、 ｌ Ｆは−１，０ｖ程度に設定
され、かつＰ−ＭＯＩＪＪ、Ｐ−Ｍｏ８ｊＦのｇ、比は
、Ｅｌｍ Ｐ ３１ ニー、３７藁４：１に設定される
。
ζＯような構成において、いま、ＶＤＤＷ ５ Ｖ ％
入力信号！Ｎが２．０’ＶＣ”ｖＩＭ）’Ｄ時、ｐ−Ｍ
ｏ８ＪＪは完全にオフ、Ｎ−ＭＯａｊ ｊは完全にオン
となる。この時、Ｐ−Ｍｏ８３ ＦａオンするがＮ−Ｍ
ｏ８Ｊ Ｊに比べて十分にｇ１値が小さいため、Ｃ−Ｍ
Ｏ８回路３３の出力信号φはははｒＯＪレベルとなる。
入力信号！Ｎが２．０’ＶＣ”ｖＩＭ）’Ｄ時、ｐ−Ｍ
ｏ８ＪＪは完全にオフ、Ｎ−ＭＯａｊ ｊは完全にオン
となる。この時、Ｐ−Ｍｏ８３ ＦａオンするがＮ−Ｍ
ｏ８Ｊ Ｊに比べて十分にｇ１値が小さいため、Ｃ−Ｍ
Ｏ８回路３３の出力信号φはははｒＯＪレベルとなる。
なお、この時、Ｐ−ＭＯａＪｆｌがオンしているために
直流Ｘ通電流が生じるが、電圧ＶＤ、低下時の動作を保
障するためにＰ−ＭＯＩＩＪＦを設けずに、Ｐ−Ｍｏ８
３１の閾値電圧ｖ、、、 ａ ｉを単純に小さくした場
合に比べれば十分に小さな値とすることができる。すな
わち、直流貫通電流”ＩＩＫＩ （Ｄ＠Ｃ）は次のよう
な比例式で表わすことができ、 Ｉ、、（Ｄ、Ｃ）”ｇ、ｐ（Ｖｎｐ−ｖｌｉｌ ｌｖ
、、、Ｉ）” ””Ｐ−ＭｏｌＪ Ｊのら値−１３１は
Ｐ−Ｍｏ８ｊ ７の一値’ｎ１ｙ３７の４倍であるため
に、Ｐ−ＭＯＢＪ７を設は大場合に生じるＭ通ｉ！流は
設けない場合に比べて小さくすることができる。
直流Ｘ通電流が生じるが、電圧ＶＤ、低下時の動作を保
障するためにＰ−ＭＯＩＩＪＦを設けずに、Ｐ−Ｍｏ８
３１の閾値電圧ｖ、、、 ａ ｉを単純に小さくした場
合に比べれば十分に小さな値とすることができる。すな
わち、直流貫通電流”ＩＩＫＩ （Ｄ＠Ｃ）は次のよう
な比例式で表わすことができ、 Ｉ、、（Ｄ、Ｃ）”ｇ、ｐ（Ｖｎｐ−ｖｌｉｌ ｌｖ
、、、Ｉ）” ””Ｐ−ＭｏｌＪ Ｊのら値−１３１は
Ｐ−Ｍｏ８ｊ ７の一値’ｎ１ｙ３７の４倍であるため
に、Ｐ−ＭＯＢＪ７を設は大場合に生じるＭ通ｉ！流は
設けない場合に比べて小さくすることができる。
次にＶ、が低下して３．８ｖになった時に、入力信号Ｉ
Ｎ寓α８ｖ（Ｉｌ＝ｖ１）が入力すルト、Ｐ−ＭＯＢＪ
Ｊはオンしないが、Ｐ−Ｍｏ８３Ｆはオンする。すな
わち、電圧Ｖ□が３．８ｖに低下すると、Ｐ−Ｍｏ８３
Ｆを設けない場合に祉出力信号φは「１」レベルとは
ならないが、Ｐ−ＭＯＢＪＰによって電流経路が作られ
るためφは「１」レベルとなる。この時、Ｐ−Ｍｏ８Ｊ
Ｆを流れる電流”ＩＩＩＰ ３７は、 ■ｎ５ｙｉｙ ”＃Ｈ１ｐ１７（ｖＤｎ−ｖ＊Ｌ−ＩＶ
＠ｈｒ３７１）”４・すｍ？！１・・・（ハ） となる。
Ｎ寓α８ｖ（Ｉｌ＝ｖ１）が入力すルト、Ｐ−ＭＯＢＪ
Ｊはオンしないが、Ｐ−Ｍｏ８３Ｆはオンする。すな
わち、電圧Ｖ□が３．８ｖに低下すると、Ｐ−Ｍｏ８３
Ｆを設けない場合に祉出力信号φは「１」レベルとは
ならないが、Ｐ−ＭＯＢＪＰによって電流経路が作られ
るためφは「１」レベルとなる。この時、Ｐ−Ｍｏ８Ｊ
Ｆを流れる電流”ＩＩＩＰ ３７は、 ■ｎ５ｙｉｙ ”＃Ｈ１ｐ１７（ｖＤｎ−ｖ＊Ｌ−ＩＶ
＠ｈｒ３７１）”４・すｍ？！１・・・（ハ） となる。
一方、Ｖ、、富５Ｖ 、ｖ、、＝ｏ、ｓｖでｐ−ｍｏｓ
ｘｌ、ｓｒがともにオンする時の各ドレイン電流ｌ６１
１２墨１・Ｉ□２，７紘、 ＩＤＩＰＳＳ”、４４’ｍＰ３１ −−−−−−ｆｉ
−ＩＤＩ？！７″１ｏ、２４ｙｍ、Ａ、 −１−
＠となシ、この両ドレイン電６１ｃの和電流が流れるわ
けで、あるから、’ｍＰ！１ ” ｇｍＰ５７−４ ：
１を代入し−（ｖＤＤ＝ｓｖｏｔｗとＶＤＤ” ３．
８ Ｖの時の駆動能力を比較すると、 となる。すなわち、ｖＤＤ；５ｖの時に比べてなル、出
力信号φの立上シ時間が大きくなるが、一般にＣ−ＭＯ
８回路に限らず、電源電圧が低下するとスイッチング時
間が増大することは轟然のことであシ同題とはならない
。
ｘｌ、ｓｒがともにオンする時の各ドレイン電流ｌ６１
１２墨１・Ｉ□２，７紘、 ＩＤＩＰＳＳ”、４４’ｍＰ３１ −−−−−−ｆｉ
−ＩＤＩ？！７″１ｏ、２４ｙｍ、Ａ、 −１−
＠となシ、この両ドレイン電６１ｃの和電流が流れるわ
けで、あるから、’ｍＰ！１ ” ｇｍＰ５７−４ ：
１を代入し−（ｖＤＤ＝ｓｖｏｔｗとＶＤＤ” ３．
８ Ｖの時の駆動能力を比較すると、 となる。すなわち、ｖＤＤ；５ｖの時に比べてなル、出
力信号φの立上シ時間が大きくなるが、一般にＣ−ＭＯ
８回路に限らず、電源電圧が低下するとスイッチング時
間が増大することは轟然のことであシ同題とはならない
。
まえ、上記の説明ではｖＤＤが３．８ｖまで低下した場
合であるが、ｖＤＤ ＞ ｖＩＬ ＩＶ＠ｊｙ３７１
＝１．８ＶＣ）関係を満たすよりなり０の値であれば
動作を保障でき、■ が上記と同様に−１，０ｔｂｌ
Ｐ！７ Ｖに設定されていればｖＤＤが２Ｖ楊１ｉに低下し
゛ても動作することになる。しかもＰ−Ｍｏ８３１と３
１の４此の設定によル、入力レベル変化に伴なう直流貫
通電流は小さく押さえることができる。
合であるが、ｖＤＤ ＞ ｖＩＬ ＩＶ＠ｊｙ３７１
＝１．８ＶＣ）関係を満たすよりなり０の値であれば
動作を保障でき、■ が上記と同様に−１，０ｔｂｌ
Ｐ！７ Ｖに設定されていればｖＤＤが２Ｖ楊１ｉに低下し
゛ても動作することになる。しかもＰ−Ｍｏ８３１と３
１の４此の設定によル、入力レベル変化に伴なう直流貫
通電流は小さく押さえることができる。
このように上記実施例によれば、ＴＴＬ回路との完全適
合性゛に対応する電気特性を有するとともに電源電圧が
正常の値から低下した場合でも動作を保障することがで
き、しかも電力消費意を小さくおさえることができる。
合性゛に対応する電気特性を有するとともに電源電圧が
正常の値から低下した場合でも動作を保障することがで
き、しかも電力消費意を小さくおさえることができる。
１１．６図はこの発明の他の実施例Ｏ構成図である。こ
の実施例回路では上記バイポーラ型のｍｐｙａ ）ラン
ジスタ３５の代ルにダーリントント２ンノスタＪａを設
けて、動作の高速化を図るようにしえものである。
の実施例回路では上記バイポーラ型のｍｐｙａ ）ラン
ジスタ３５の代ルにダーリントント２ンノスタＪａを設
けて、動作の高速化を図るようにしえものである。
第７図および＃Ｉ８図はそれぞれこの発明の他の実施例
の構成図であシ、第７図の実施例ではこの発明をＣ−Ｍ
ｏ８ ＮＯＲ回路に、麹８−の実施例ではこの発明を
Ｃ−Ｍｏ８ ＮＡＮＤ回路にそれぞれ実施したものであ
る。すなわち、第７１の副路では直列接続された２イー
のＰ−Ｍｏ８４１ 。
の構成図であシ、第７図の実施例ではこの発明をＣ−Ｍ
ｏ８ ＮＯＲ回路に、麹８−の実施例ではこの発明を
Ｃ−Ｍｏ８ ＮＡＮＤ回路にそれぞれ実施したものであ
る。すなわち、第７１の副路では直列接続された２イー
のＰ−Ｍｏ８４１ 。
４２と並列接続された２個のＮ−Ｍｏ８４ Ｊ 。
４４か、らなるＣ−Ａｔ１Ｏ８Ｎ０Ｒｆ−） ４６ （
Ｄ出力端 ・と、電源ｖＤＤとｏＩＢに入力イｍ
号ＩＮＩ 、ＩＮＩをｒ−）入カドｆル２ ｉｍｏｐ−
ｍｏｓ ４ ｇ 、 ４ Ｆを直列挿入し、さらにｎｐ
ｎ ）ランジスタ４８の；レクタを＊ｇｖＤＤに、ヘー
スを上記Ｃ−ＭＯ８ＮＯＲｒ−）４５の出力−にそれぞ
れ接続し、このトランジスタ４８のエミッタと他方の電
源Ｖｌｌとの間に入力信号ＩＮＩ 、ＩＮｊを？−）入
力とする２個ＯＮ−ＭＯ８４９、５０を並列挿入して出
力バッファ回路５１を構成している。
Ｄ出力端 ・と、電源ｖＤＤとｏＩＢに入力イｍ
号ＩＮＩ 、ＩＮＩをｒ−）入カドｆル２ ｉｍｏｐ−
ｍｏｓ ４ ｇ 、 ４ Ｆを直列挿入し、さらにｎｐ
ｎ ）ランジスタ４８の；レクタを＊ｇｖＤＤに、ヘー
スを上記Ｃ−ＭＯ８ＮＯＲｒ−）４５の出力−にそれぞ
れ接続し、このトランジスタ４８のエミッタと他方の電
源Ｖｌｌとの間に入力信号ＩＮＩ 、ＩＮｊを？−）入
力とする２個ＯＮ−ＭＯ８４９、５０を並列挿入して出
力バッファ回路５１を構成している。
また第８図の回路では並列接続された２個Ｐ−ＭＯ８６
Ｊ 、６２と直列接続された２個のＮ−Ｍｏ８ｊｊ、ｇ
４とからなるＣ−Ｍｏ８ＮＡＮＤダート−５の出力端と
、電源ｖＤＤとの間に入力信号ＩＮＪ 、ｌＮ２ｔｌ−
ダート入力とする２個のＰ−ＭＯ８６６ｍ６７１を並列
仲人し、ざらにｎｐｕ ） をンジスタ６８のコレクタ
を′屯源ｖＤＤに、ベースを上記Ｃ−ＭＯ８１（ＡＮＤ
ゲート６５の出力端にそれぞれ接続し、仁のトランジス
タ６８のエミ／りと他方の電源ｖ、、との間に入力信号
ＩＮＩ。
Ｊ 、６２と直列接続された２個のＮ−Ｍｏ８ｊｊ、ｇ
４とからなるＣ−Ｍｏ８ＮＡＮＤダート−５の出力端と
、電源ｖＤＤとの間に入力信号ＩＮＪ 、ｌＮ２ｔｌ−
ダート入力とする２個のＰ−ＭＯ８６６ｍ６７１を並列
仲人し、ざらにｎｐｕ ） をンジスタ６８のコレクタ
を′屯源ｖＤＤに、ベースを上記Ｃ−ＭＯ８１（ＡＮＤ
ゲート６５の出力端にそれぞれ接続し、仁のトランジス
タ６８のエミ／りと他方の電源ｖ、、との間に入力信号
ＩＮＩ。
ＩＮＪをｒ−）入力とする２個ＩＺ）Ｎ−ＭＯＢ ６９
。
。
１０を直列挿入して出カバｙ７７回’Ｎｔ７１１に構成
している。そして第７図に示す回路ではＰ−ＭＯＢ４１
．４２の閾値電圧を等しく設定しかつＰ−ＭＯＢ４ ＃
、４ Ｆの閾−電圧を尋しく設定した上で、Ｐ−ＭＯ
Ｂ４ ｇ 、４ ｙの１＃値電圧をＰ−ＭＯ８４１ｍ４
１のものよルも大きく（絶対１ｋを小さく）設定するこ
とによって電源電圧■。低下時の動作を保障している。
している。そして第７図に示す回路ではＰ−ＭＯＢ４１
．４２の閾値電圧を等しく設定しかつＰ−ＭＯＢ４ ＃
、４ Ｆの閾−電圧を尋しく設定した上で、Ｐ−ＭＯ
Ｂ４ ｇ 、４ ｙの１＃値電圧をＰ−ＭＯ８４１ｍ４
１のものよルも大きく（絶対１ｋを小さく）設定するこ
とによって電源電圧■。低下時の動作を保障している。
同様に第８図に示す回路でもＰ−ＭＯＢ ６１ 、６
Ｊの閾値電圧を等しく設定しかつＰ−ＭＯＢ ６ ｇ
、 ６１（ｔ）閾値電圧を醇しく設定した上で、Ｐ−Ｍ
Ｏ８ｔ６．ｔｓｙの閾値電圧をＰ−ＭＯＢ６１，６；ｌ
のものよシを大きく（絶対値を小さく）設定することに
よりてＶ□低下時における動作管保−している。なお、
Ｐ−ＭＯＢ ４ Ｊ ＃ ４ Ｊ 、 Ｇ Ｊ ｊ６
ＪそれぞれとＰ−ＭＯ８４１ｉ＃４Ｆ 、６６．６Ｆそ
れぞれのｇｎｌ比を前記と同様にＰ−ＭＯＢ ４１ 、
４ Ｊ 、 ６１ 。
Ｊの閾値電圧を等しく設定しかつＰ−ＭＯＢ ６ ｇ
、 ６１（ｔ）閾値電圧を醇しく設定した上で、Ｐ−Ｍ
Ｏ８ｔ６．ｔｓｙの閾値電圧をＰ−ＭＯＢ６１，６；ｌ
のものよシを大きく（絶対値を小さく）設定することに
よりてＶ□低下時における動作管保−している。なお、
Ｐ−ＭＯＢ ４ Ｊ ＃ ４ Ｊ 、 Ｇ Ｊ ｊ６
ＪそれぞれとＰ−ＭＯ８４１ｉ＃４Ｆ 、６６．６Ｆそ
れぞれのｇｎｌ比を前記と同様にＰ−ＭＯＢ ４１ 、
４ Ｊ 、 ６１ 。
−２−が大きくなるように収足することによって直流Ｘ
ｍｍ電音小さくシ′−力消費量をおさえることができる
。
ｍｍ電音小さくシ′−力消費量をおさえることができる
。
縞９図はこの先四の他の実施例の構成図である。この実
−例回路では前ｈ口第４図の回路において、・出力バッ
ファｌ１１２１ｋＩ３４の出力端と１に源Ｖ□との間に
入力信号ＩＮをｆ−）入力とする指値の比軟的大きなＰ
−ＭＯ８８１を挿入するようにしたものである。すなわ
ち、とのＰ−ＭＯＢ１１を挿入することによって、バイ
ポーラ型の鳳ν鳳トランジスタ３６のベース・エンツタ
間ノ願方向電位差によシ出力信号ＯＵＴに生じるオフセ
ット電圧を補正している。
−例回路では前ｈ口第４図の回路において、・出力バッ
ファｌ１１２１ｋＩ３４の出力端と１に源Ｖ□との間に
入力信号ＩＮをｆ−）入力とする指値の比軟的大きなＰ
−ＭＯ８８１を挿入するようにしたものである。すなわ
ち、とのＰ−ＭＯＢ１１を挿入することによって、バイ
ポーラ型の鳳ν鳳トランジスタ３６のベース・エンツタ
間ノ願方向電位差によシ出力信号ＯＵＴに生じるオフセ
ット電圧を補正している。
ｊ１１０図および偽１１図はそれぞれこの発明の他の実
施例の構成図であシ、前記第７図の回路および第８図の
回路に上記第９図の回路と同様に出力信号ＯＵＴに生じ
るオフセット電圧を補正するＦＩＴを挿入するようにし
たものである。
施例の構成図であシ、前記第７図の回路および第８図の
回路に上記第９図の回路と同様に出力信号ＯＵＴに生じ
るオフセット電圧を補正するＦＩＴを挿入するようにし
たものである。
すなわち、第１０図の実り例回路では、出力バッファ回
路５１の出力端と′ｗｔｄｉｊｖ、、との間に入力信号
ＩＮＪ 、ＩＮｘをｒ−）入力とする指値の比較的大き
な２個のＰ−ＭＯＢ１１２．８３ｆ：直列挿入し、また
第１１図の夾麺例回路では、４゜出力７１７７回路ｒ１
の出力−と電源ｖＤＤとの間に入力信号ＩＮＪ 、ＩＮ
Ｊをダート入力とする指値の比較的大きな２個のＰ−Ｍ
ＯＢ ８４ 。
路５１の出力端と′ｗｔｄｉｊｖ、、との間に入力信号
ＩＮＪ 、ＩＮｘをｒ−）入力とする指値の比較的大き
な２個のＰ−ＭＯＢ１１２．８３ｆ：直列挿入し、また
第１１図の夾麺例回路では、４゜出力７１７７回路ｒ１
の出力−と電源ｖＤＤとの間に入力信号ＩＮＪ 、ＩＮ
Ｊをダート入力とする指値の比較的大きな２個のＰ−Ｍ
ＯＢ ８４ 。
８５を並列挿入することによって、それぞれの目的を達
成するようにしたものである。
成するようにしたものである。
なお、ヒの発明は上記実施例に限定されるもので杜なく
、たとえに第７図および第１０図の実施例回路において
、それぞれ直列ｗｃ続された各２個のＰ−ＭＯＢ ４７
、４２および４６．４７は電源ｖｓｍとＣ−ＭＯＢ
Ｎ０ＩＩ” −） ４５ （２）出力端との間で独立し
た電流経路を形成する場合について説明したが、これは
Ｐ−ＭＯＢ ４１ 、 Ｊ ；ｌの直列接続点とＰ−Ｍ
ＯＢ４６．４ｆｌの直列Ｍｌｉｐｘ点とを接続するよう
にしてもよい。
、たとえに第７図および第１０図の実施例回路において
、それぞれ直列ｗｃ続された各２個のＰ−ＭＯＢ ４７
、４２および４６．４７は電源ｖｓｍとＣ−ＭＯＢ
Ｎ０ＩＩ” −） ４５ （２）出力端との間で独立し
た電流経路を形成する場合について説明したが、これは
Ｐ−ＭＯＢ ４１ 、 Ｊ ；ｌの直列接続点とＰ−Ｍ
ＯＢ４６．４ｆｌの直列Ｍｌｉｐｘ点とを接続するよう
にしてもよい。
以上説明したようにこの発明によれｉ；ｌ’、ＴＴＬ回
路との完全適°合性に対応する電気特性を有するととも
に電源電圧が正常の値から低下した一合でも動作を保障
でき、かつ電力消費量も少ない相補１１Ｍ０ｉ１論理閏
路を提供することができる。
路との完全適°合性に対応する電気特性を有するととも
に電源電圧が正常の値から低下した一合でも動作を保障
でき、かつ電力消費量も少ない相補１１Ｍ０ｉ１論理閏
路を提供することができる。
第１図は従来の高速Ｃ−ＭＯ８回路によるＴＴＬ。
回路のコンデチプル化を説明するための図、第２図・は
従来の高速Ｃ！−ＭＯＢインバータの回路図、第３１図
はその電気的特性を説明するえめの図、第４図はこの発
明の途中の過程で開発された相補＠ＭＯＢ論理圏論理横
路図、第５図はこの発明の一実施例の回路構成図、第６
図ないし第１１図はそれぞれζＯ発Ｗ１４の他の実施例
の構成図である。 ３１、Ｉｒ、４１．４１．４６ｅ４’１．６１゜＃ Ｊ
ｅ ６６ ｍ ｇ Ｆ ＃ ｌ Ｊ ｅ Ｊｉ Ｊ
＃ ８ Ｊ ＃ Ｊｌ ４ ｍａｓ−ｐ型Ｍ０８トツｙ
Ｎｘり（Ｐ−ＭＯＢ ）、Ｊ Ｊ ＊ Ｊ ６ ＊ ４
Ｊ ｓ ４４ ＃ ４ ＩＩ ｍ ｌ Ｏ＃ ６ Ｊ
ｅｔ； ４． ｔｉ ｊｌ、 Ｆ ｅ −４１１１Ｍ
Ｏ８）？ｙレジスタＮ−ＭＯＢ）、Ｊ Ｊ−Ｃ−ＭＯ８
回路、５４ｍ１ｌｅ１１−・出力２１７１回路、１８，
４１．６８−・パイＩ−ツ戴のりａトランジスタ、ＪＪ
−ダーリントントランジスタ、４５・・・Ｃ−ＭＯ８Ｎ
ＯＲｒ−）、 ６ Ｊ −Ｃ−ＭＯＳ ＮＡＮＤｒ−
）。 出願人代理人 弁理士 細注 武 彦 ＤＤ ｓｓ 第４図 第５図 第６１ 手続補正書 ゛ ５゛乙；二、１０ 昭和 年 月 日 特許庁長官 島 １）番 樹 殿 １、事件の表示 特−１１８５６−１７８１６２号 ２、発明の名称 相Ｉｌｉ型ＭＯ＆＠理回路 ３、補正をする者 事件との関係 特許出願人 （３０７） 東京芝浦電気株式会社 ４、代理人 ６、補正の対象 明細書 ７、補正の内容 （１） 特許請求の範囲を別紙の通り訂正する。 （２）明細書のＩ８４頁第１０行目に「入力電圧Ｉ Ｌ
≦Ｉ Ｖ Ｊとあるを「入力電圧ＶｘＬりＩＶＪと訂正
す°る。 ２、特許請求の範囲 （１）少なくとも各１個のＰ型ＭＯ８）ランジスタおよ
びＮ型ＭＯ８）ランノスタからなり、ＴＴＬ論理回路の
入出力電圧特性に対応してＰ型Ｍ ０８ 、）ランジス
タとＮ型ＭＯ８）ランジスタのコンダクタンス比および
各閾値電圧を設定して構成される相補型ＭＯ８回路と、
上記相補型Ｍ０８回路の出力端と高電位印加点との間に
挿入され、ｆ−）が上記相補型ＭＯ８回路の入力端に接
続されかつ閾値電圧が上記相補型Ｍ０８回路内のＰ型Ｍ
Ｏ８）ランジスタと異なるように設定された少なくとも
１個のＰ型ＭＯ８）ランジスタとを具備したことを特徴
とする相補型ＭＯ８論理回路。 （２）少なくとも各１個のＰ型ＭＯ８）ランジスタおよ
びＮ型ＭＯ８）ランジスタからなり、ＴＴＬ論理回路の
入出力特性に対応してＰ型ＭＯ８）ランジスタとＮ型Ｍ
Ｏ８）ランジスタのコンダクタンス比および各閾値電圧
を設定して構成される相補型ＭＯ８回路と、上記相補型
ＭＯ８回路の出力端と高電位印加点と相補型ＭＯ８回路
内のＰ型ＭＯ８）ランノスタと異なるよ、うに設定され
たＰ型ＭＯ８）ランジズタと、上記相補型ＭＯ８回路の
出力端の信号がペースに供給されるバイポーラトランジ
スタおよび上記相補ｇＭ０８回路の入力端の信号ばｒ−
）に供給される少なくとも１個のＮ型ＭＯ８）ランジス
タとを高電位印加点と低電位印加点との間に直列挿入し
てなり上記相補型Ｍ０８回路の出力端における論理信号
に対応する信号を出力する出方・ぐツファ回路とを具備
したことを特徴とする相補型ＭＯ８論理回路。 （３）前記出力・々ラファ回路は、その出方端と尚電位
印加点との間にｒ−）が前記相補型ＭＯ８回路の入力端
に接続されたＰ型ＭＯ８）ランジスタをさらに具備する
ことを特徴とする特許請求の範囲！１２項に記載の相補
型ＭＯ８論理回路。
従来の高速Ｃ！−ＭＯＢインバータの回路図、第３１図
はその電気的特性を説明するえめの図、第４図はこの発
明の途中の過程で開発された相補＠ＭＯＢ論理圏論理横
路図、第５図はこの発明の一実施例の回路構成図、第６
図ないし第１１図はそれぞれζＯ発Ｗ１４の他の実施例
の構成図である。 ３１、Ｉｒ、４１．４１．４６ｅ４’１．６１゜＃ Ｊ
ｅ ６６ ｍ ｇ Ｆ ＃ ｌ Ｊ ｅ Ｊｉ Ｊ
＃ ８ Ｊ ＃ Ｊｌ ４ ｍａｓ−ｐ型Ｍ０８トツｙ
Ｎｘり（Ｐ−ＭＯＢ ）、Ｊ Ｊ ＊ Ｊ ６ ＊ ４
Ｊ ｓ ４４ ＃ ４ ＩＩ ｍ ｌ Ｏ＃ ６ Ｊ
ｅｔ； ４． ｔｉ ｊｌ、 Ｆ ｅ −４１１１Ｍ
Ｏ８）？ｙレジスタＮ−ＭＯＢ）、Ｊ Ｊ−Ｃ−ＭＯ８
回路、５４ｍ１ｌｅ１１−・出力２１７１回路、１８，
４１．６８−・パイＩ−ツ戴のりａトランジスタ、ＪＪ
−ダーリントントランジスタ、４５・・・Ｃ−ＭＯ８Ｎ
ＯＲｒ−）、 ６ Ｊ −Ｃ−ＭＯＳ ＮＡＮＤｒ−
）。 出願人代理人 弁理士 細注 武 彦 ＤＤ ｓｓ 第４図 第５図 第６１ 手続補正書 ゛ ５゛乙；二、１０ 昭和 年 月 日 特許庁長官 島 １）番 樹 殿 １、事件の表示 特−１１８５６−１７８１６２号 ２、発明の名称 相Ｉｌｉ型ＭＯ＆＠理回路 ３、補正をする者 事件との関係 特許出願人 （３０７） 東京芝浦電気株式会社 ４、代理人 ６、補正の対象 明細書 ７、補正の内容 （１） 特許請求の範囲を別紙の通り訂正する。 （２）明細書のＩ８４頁第１０行目に「入力電圧Ｉ Ｌ
≦Ｉ Ｖ Ｊとあるを「入力電圧ＶｘＬりＩＶＪと訂正
す°る。 ２、特許請求の範囲 （１）少なくとも各１個のＰ型ＭＯ８）ランジスタおよ
びＮ型ＭＯ８）ランノスタからなり、ＴＴＬ論理回路の
入出力電圧特性に対応してＰ型Ｍ ０８ 、）ランジス
タとＮ型ＭＯ８）ランジスタのコンダクタンス比および
各閾値電圧を設定して構成される相補型ＭＯ８回路と、
上記相補型Ｍ０８回路の出力端と高電位印加点との間に
挿入され、ｆ−）が上記相補型ＭＯ８回路の入力端に接
続されかつ閾値電圧が上記相補型Ｍ０８回路内のＰ型Ｍ
Ｏ８）ランジスタと異なるように設定された少なくとも
１個のＰ型ＭＯ８）ランジスタとを具備したことを特徴
とする相補型ＭＯ８論理回路。 （２）少なくとも各１個のＰ型ＭＯ８）ランジスタおよ
びＮ型ＭＯ８）ランジスタからなり、ＴＴＬ論理回路の
入出力特性に対応してＰ型ＭＯ８）ランジスタとＮ型Ｍ
Ｏ８）ランジスタのコンダクタンス比および各閾値電圧
を設定して構成される相補型ＭＯ８回路と、上記相補型
ＭＯ８回路の出力端と高電位印加点と相補型ＭＯ８回路
内のＰ型ＭＯ８）ランノスタと異なるよ、うに設定され
たＰ型ＭＯ８）ランジズタと、上記相補型ＭＯ８回路の
出力端の信号がペースに供給されるバイポーラトランジ
スタおよび上記相補ｇＭ０８回路の入力端の信号ばｒ−
）に供給される少なくとも１個のＮ型ＭＯ８）ランジス
タとを高電位印加点と低電位印加点との間に直列挿入し
てなり上記相補型Ｍ０８回路の出力端における論理信号
に対応する信号を出力する出方・ぐツファ回路とを具備
したことを特徴とする相補型ＭＯ８論理回路。 （３）前記出力・々ラファ回路は、その出方端と尚電位
印加点との間にｒ−）が前記相補型ＭＯ８回路の入力端
に接続されたＰ型ＭＯ８）ランジスタをさらに具備する
ことを特徴とする特許請求の範囲！１２項に記載の相補
型ＭＯ８論理回路。
Claims (3)
- （１） 少なくとも４１個のＰ型ＭＯ８）ランジスタ
およびＮ［ＭＯａ）ランジスタからなシ、ＴＴＬ論理回
路の入出力電圧特性に対応してＰＷＭＯＳトランジスタ
とＮ屋Ｍｏ１）ランジスタのコンダクタンス比および各
閾値電圧を設定して構成される相補１１ＭＯ８＠路と、
上記相補型ＭＯＳｉ２路の出力端と高電位印加点との間
に押入され、ｙ −トが上記相補ｆｉＭ０８回路の入力
端に接続されかつ閾値電圧が上記相補型ＭＯ８回路内の
Ｐ型ＭＯ８ト２ンジスタと異々るように設定された少な
くとも一、１個のＰ製ＭＯ８）ランジスタとをバ倫した
ことを特徴とする相補［ＭＯ８論理回路。 - （２） 少なくとも各１個のＰ型ＭＯ８）ランノスタ
およびＮｆｆ１Ｍ０８）ｊンジスタからなル、ＴＴＬ論
理回路の入出力特性に対応してｆ’ｍＭＯ８）ランジス
タとＮＷＭＯ８）ランジスタのコンダクタンス−比およ
び各閾値電圧を設定して構成される相補型ＭＯ８回路と
、上記相補ｊｉｌ１ＭＯ８回路の出力”端と高電位印加
点との間に挿入され、ｒ−）が上記相補型ＭＯ８回路内
ＯＰＩＩＭＯＢ）ランジスタと異なるように設定された
ＰＩＩＭＯ８）ランジスタと、゛上記相補型Ｍ０８回路
の出力端の信号が°ベースに供給されるパイーーラトラ
ンジスタおよび上記相補型Ｍｏ１１回路の入力端の信号
がダートに供給される少なくとも１個のＮ１１ＭＯ８）
９ンジスタとを高電位印加点と低電位印加点との間に直
列挿入してなシ上記相補１１ＭＯ８回路の出力端におけ
る論理信号に対応する信号な出力する出力２１７７回路
とを具備したことを特徴とする相補型ＭＯＢ論理回路。 - （３）前記出力２１７７回路は、その出力端と高電位印
加点との間に？−）が前記相補型ｈｉｏａ回路の入力端
に接続され九Ｐ型Ｍ０８トランジスタをさらに具備する
こと−を特徴とする特許請求の範囲第２項に記載の相補
ｍＭｏ５論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178162A JPS5880929A (ja) | 1981-11-06 | 1981-11-06 | 相補型ｍｏｓ論理回路 |
| EP82101282A EP0058958B1 (en) | 1981-02-25 | 1982-02-19 | Complementary mosfet logic circuit |
| DE8282101282T DE3274039D1 (en) | 1981-02-25 | 1982-02-19 | Complementary mosfet logic circuit |
| CA000396984A CA1188755A (en) | 1981-02-25 | 1982-02-24 | Complementary mosfet logic circuit |
| US06/652,429 US4558234A (en) | 1981-02-25 | 1984-09-20 | Complementary MOSFET logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178162A JPS5880929A (ja) | 1981-11-06 | 1981-11-06 | 相補型ｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880929A true JPS5880929A (ja) | 1983-05-16 |
| JPH0216063B2 JPH0216063B2 (ja) | 1990-04-16 |
Family
ID=16043702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56178162A Granted JPS5880929A (ja) | 1981-02-25 | 1981-11-06 | 相補型ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880929A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607226A (ja) * | 1983-06-27 | 1985-01-16 | Hitachi Ltd | 信号出力回路 |
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
| JPS60217726A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Micro Comput Eng Ltd | 論理回路 |
| JPS63240207A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 出力バツフア回路 |
| JPH0355914A (ja) * | 1989-07-25 | 1991-03-11 | Fujitsu Ltd | 半導体装置 |
| US5075577A (en) * | 1987-06-23 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Tristate output circuit with input protection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522156A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Push-pull buffer circuit |
| JPS53125784A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Semiconductor device |
-
1981
- 1981-11-06 JP JP56178162A patent/JPS5880929A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522156A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Push-pull buffer circuit |
| JPS53125784A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607226A (ja) * | 1983-06-27 | 1985-01-16 | Hitachi Ltd | 信号出力回路 |
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
| JPS60217726A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Micro Comput Eng Ltd | 論理回路 |
| JPS63240207A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 出力バツフア回路 |
| US5075577A (en) * | 1987-06-23 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Tristate output circuit with input protection |
| JPH0355914A (ja) * | 1989-07-25 | 1991-03-11 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216063B2 (ja) | 1990-04-16 |
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