JPS588329A - バイアス回路 - Google Patents
バイアス回路Info
- Publication number
- JPS588329A JPS588329A JP56105925A JP10592581A JPS588329A JP S588329 A JPS588329 A JP S588329A JP 56105925 A JP56105925 A JP 56105925A JP 10592581 A JP10592581 A JP 10592581A JP S588329 A JPS588329 A JP S588329A
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- JP
- Japan
- Prior art keywords
- current
- circuit
- trs
- reference voltage
- resistor
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
との発明は正負両側の出力を有するバイアス回路の改良
に関する。
に関する。
従来、オーディオ機器な業む電子機器一般に用いられる
バイアス回路として第１図（ｍ） 、 （ｂ） Ｋ示す
ように構成されたものが知られている。すなわち、これ
社いずれも正電源ＶａＣと接゛地ＧＮＤ間に二対のカレ
ントミラーな有してなるもので、正負両側のバイアス出
力として １ｍ Ｉｏｕｔ中□ １ １ ｏｕ ｔ’かツ； １ が得られるものである。但し、それぞれ電流決定用とな
るカレントミラーに使用されるトランジスタＱ、 −Ｑ
ｆの電流増幅率が十分に大きく、ペース電流はコレクタ
電流に対して無視できるノ ものとする。
バイアス回路として第１図（ｍ） 、 （ｂ） Ｋ示す
ように構成されたものが知られている。すなわち、これ
社いずれも正電源ＶａＣと接゛地ＧＮＤ間に二対のカレ
ントミラーな有してなるもので、正負両側のバイアス出
力として １ｍ Ｉｏｕｔ中□ １ １ ｏｕ ｔ’かツ； １ が得られるものである。但し、それぞれ電流決定用とな
るカレントミラーに使用されるトランジスタＱ、 −Ｑ
ｆの電流増幅率が十分に大きく、ペース電流はコレクタ
電流に対して無視できるノ ものとする。
しかしながら、６）Ｋよれば各カレントき２− ・の入
力側電ｆｉＩ、、１・′を小さくしようとすると、それ
を決定する九めの抵抗Ｒ・、Ｒ・′の値が大きくなって
しまうという点で問題がある。
力側電ｆｉＩ、、１・′を小さくしようとすると、それ
を決定する九めの抵抗Ｒ・、Ｒ・′の値が大きくなって
しまうという点で問題がある。
つまシ、これによりて集積回路化を図ゐ場合にチップサ
イズが大きくなってしまうというと共に、ばらつきが大
きくなってしまうという欠点を生じるからである。
イズが大きくなってしまうというと共に、ばらつきが大
きくなってしまうという欠点を生じるからである。
にし得るものの、ｌ・、Ｉ・′にアンバランスが生じる
と基準電圧Ｖｒ＠ｆ源に電流が流れてしまうことにより
て種々の悪影響を及ぼしがちであるという欠点を有して
いた。
と基準電圧Ｖｒ＠ｆ源に電流が流れてしまうことにより
て種々の悪影響を及ぼしがちであるという欠点を有して
いた。
そこで、この発明は以上のような点に鎌みてなされたも
ので、基準電圧源に悪影響を及はさないように改良した
極めて良好なる正負両側用のバイアス回路を提供するこ
とを・目的としている。
ので、基準電圧源に悪影響を及はさないように改良した
極めて良好なる正負両側用のバイアス回路を提供するこ
とを・目的としている。
すなわち、この発明によるバイアス回路は、基準電圧源
にペースが接続されるトランジスタの工ｔツタ側に抵抗
を介して且つコレクタ側に直接的にそれぞれカレントン
２−構成でなる正側および負ＩＩの電流決定回路を接続
してなる点に特徴を有しているものであシ、集積回路化
にとってもそのチップサイズを可及的に小さくし得る点
で好適なものである。
にペースが接続されるトランジスタの工ｔツタ側に抵抗
を介して且つコレクタ側に直接的にそれぞれカレントン
２−構成でなる正側および負ＩＩの電流決定回路を接続
してなる点に特徴を有しているものであシ、集積回路化
にとってもそのチップサイズを可及的に小さくし得る点
で好適なものである。
以下図面を参照してこの発明の実施例につき詳細に説明
する。
する。
すなわち、第１図は一実施例を示すもので、基準電圧ｖ
ｒ、ｆ源にペースが接続され九ＮＰＮ ）ランジスタＱ
１はコンク４回路に負側の電流決定回路１１が直接的に
接続され且つエミッタ回路に抵抗Ｒ，を介して正側の電
流決定回路１２が接続されている。
ｒ、ｆ源にペースが接続され九ＮＰＮ ）ランジスタＱ
１はコンク４回路に負側の電流決定回路１１が直接的に
接続され且つエミッタ回路に抵抗Ｒ，を介して正側の電
流決定回路１２が接続されている。
ここで、負側の電流決定回路１１は上記トランジスタＱ
１のコレクタと正電源Ｖ＠・との間に直夕）にダイオー
ド接続されたＭ頃トランジスタＱｍ−Ｑｓｔ有し、且つ
このうち図示下側のトランジスタＱＩとカレントはラー
接続されたＰＮＰ ）ランゾスタＱ４を有している。こ
のトランジスタＱ４はその工室、夕が抵抗Ｒ，／を介し
て正電源Ｖｃ＠＜接続され、且つそのコレクタが負側の
・ゞイアスミ流出力Ｉｏｕｔ’端に接続されている。
１のコレクタと正電源Ｖ＠・との間に直夕）にダイオー
ド接続されたＭ頃トランジスタＱｍ−Ｑｓｔ有し、且つ
このうち図示下側のトランジスタＱＩとカレントはラー
接続されたＰＮＰ ）ランゾスタＱ４を有している。こ
のトランジスタＱ４はその工室、夕が抵抗Ｒ，／を介し
て正電源Ｖｃ＠＜接続され、且つそのコレクタが負側の
・ゞイアスミ流出力Ｉｏｕｔ’端に接続されている。
また、正側の電流決定回路１２は上記抵抗８゜の下端と
接地ＧＮＤとの関に直列１ｃ／イオード接続されたＮＰ
Ｎ ）ランゾスタＱｓｅＱ−を有し、且つこのうち図示
上側のトランジスタＱｓとカレント建２−接続されたＮ
ＰＮ ） ？ンジスタＱｔ とを有している。このトラ
ンジスタＱ！はそのエミ、りが抵抗Ｒ１を介して接地Ｇ
ＮＤに接続され、且つそのコレクタが正側のバイアス電
流■・。を出力端に接続される。
接地ＧＮＤとの関に直列１ｃ／イオード接続されたＮＰ
Ｎ ）ランゾスタＱｓｅＱ−を有し、且つこのうち図示
上側のトランジスタＱｓとカレント建２−接続されたＮ
ＰＮ ） ？ンジスタＱｔ とを有している。このトラ
ンジスタＱ！はそのエミ、りが抵抗Ｒ１を介して接地Ｇ
ＮＤに接続され、且つそのコレクタが正側のバイアス電
流■・。を出力端に接続される。
而して、以上のような構成は前記第１図（ｂ）のバイア
ス回路を改良した。もので、トランジスタＱ１の電流増
幅率が十分に大きいものとすれば峡トランノスタＱｓの
コレクタ電流■。Ｉおよびニオツタ電流！。とは となる。
ス回路を改良した。もので、トランジスタＱ１の電流増
幅率が十分に大きいものとすれば峡トランノスタＱｓの
コレクタ電流■。Ｉおよびニオツタ電流！。とは となる。
これによりて、トランジスタＱ１のペースを介して基準
電圧Ｖｒｅｆ源に流れ込む電流は実用上無視し得る程度
の非常に微少な値となるので、該基準電圧ｖｒａｔ ６
！ｊ Ｋ何んらの悪影響をも及ぼすことがない。
電圧Ｖｒｅｆ源に流れ込む電流は実用上無視し得る程度
の非常に微少な値となるので、該基準電圧ｖｒａｔ ６
！ｊ Ｋ何んらの悪影響をも及ぼすことがない。
また、この場合抵抗Ｒ・の値は第１図（ｂ）の場合よシ
もさらに若干小さくし得るので、それだけ集積回路化を
図る際のチップサイズの小形化ならびにばらつきの低減
化に寄与し得る。
もさらに若干小さくし得るので、それだけ集積回路化を
図る際のチップサイズの小形化ならびにばらつきの低減
化に寄与し得る。
第３図（ａ） 、 （ｂ）は他の異なる実施例を示すも
ので、（ａ）は第２図のトランジスタＱｍ＊Ｑｓを抵抗
Ｒ愈＋ Ｒ１で置換した場合であシ、伽）はさらに抵抗
Ｒ１を省略してトランジスタＱｙのエン、り面積比（ｆ
ｆｌＬＱｎＫ対する）を変えるようにした場合である。
ので、（ａ）は第２図のトランジスタＱｍ＊Ｑｓを抵抗
Ｒ愈＋ Ｒ１で置換した場合であシ、伽）はさらに抵抗
Ｒ１を省略してトランジスタＱｙのエン、り面積比（ｆ
ｆｌＬＱｎＫ対する）を変えるようにした場合である。
そして、このような第３図（ａ） ｙ （ｂ）ＶＣよっ
ても第２図の場合と同様な作用効果を奏することができ
ゐ。
ても第２図の場合と同様な作用効果を奏することができ
ゐ。
なお、この発明は上記し且つ図示した実施例にのみ限定
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。
従つて、以上詳述したようにこの発明によれば、基準電
圧源にペースが接続されるトランジスタの工きツタ側に
抵抗を介して且つコレクタ側に直接的にそれぞれカレン
）ミラー構成でなる正側および負側の電流決定回路を接
続することにより、基準電圧源に悪影響を及ぼさないよ
うに改良した極めて良好なる正負両側用のバイアス回路
を提供することが可能となる。
圧源にペースが接続されるトランジスタの工きツタ側に
抵抗を介して且つコレクタ側に直接的にそれぞれカレン
）ミラー構成でなる正側および負側の電流決定回路を接
続することにより、基準電圧源に悪影響を及ぼさないよ
うに改良した極めて良好なる正負両側用のバイアス回路
を提供することが可能となる。
第１図（ａ） 、 Ｃｂ） ａ従来のバイアス回路を示
す構成説明図、第２図はこの発明に係るバイアス回路の
一実施例を示す構成説明図、第３図（１） 、 （ｂ）
は同じく他の異なる実施例を示す構成説明図である。 ９１〜Ｑ！−トランジスタ、■、。ｆ・・・基準電圧（
源） 、’Ｖ１１． ””電源、ＧＮＤ ・・・接地、
１１゜１２−・・電流決定回路、Ｉｏｕｔ ＊ Ｉｏｔ
ｌｔ’ ”” （正負）バイアス電流（出力端）。 第１１１ （ａ） （ｂ）
す構成説明図、第２図はこの発明に係るバイアス回路の
一実施例を示す構成説明図、第３図（１） 、 （ｂ）
は同じく他の異なる実施例を示す構成説明図である。 ９１〜Ｑ！−トランジスタ、■、。ｆ・・・基準電圧（
源） 、’Ｖ１１． ””電源、ＧＮＤ ・・・接地、
１１゜１２−・・電流決定回路、Ｉｏｕｔ ＊ Ｉｏｔ
ｌｔ’ ”” （正負）バイアス電流（出力端）。 第１１１ （ａ） （ｂ）
Claims (1)
- 基準電圧源にペースが接続されたトランジスれぞれカレ
ントミラー構成をとる第１および第２の電流決定回路と
を具備し、これら第１および第２の電流決定回路の各曳
力側から正および負のバイアス電流出力を導出する構成
としたことを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105925A JPS588329A (ja) | 1981-07-07 | 1981-07-07 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105925A JPS588329A (ja) | 1981-07-07 | 1981-07-07 | バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS588329A true JPS588329A (ja) | 1983-01-18 |
Family
ID=14420429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105925A Pending JPS588329A (ja) | 1981-07-07 | 1981-07-07 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588329A (ja) |
-
1981
- 1981-07-07 JP JP56105925A patent/JPS588329A/ja active Pending
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