JPS5883389A - ビツト線駆動トランスリニア型メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリセルに関するものであって、更に詳細に
は、ビット纏駆動スタティック型バイポーラランダムア
クセスメモリセルに関するものである。

トランスリニアの原理をデジタル集積回路へ応用するこ
とはＥ、　５ｅｅｖｌｎｃｋによって最初になされてお
り、ＩＥＥＥジャーナル・オブ・ソリッド・ステイト・
サーキッツ、５Ｃ−１３巻、ＮＯ，４゜１９７８年８月
１９日、　５２８−３０頁に記載されている。

この文献に於いて記載される如＜、５ｅｅｖｉｎｃｋは
ランダムアクセスメモリセル用の負荷としてダイオード
を使用している。しかしながら、その場合に形成される
電圧降下がかなり大きいので、ランダムアクセスメモリ
（ＲＡＭ）セルの共通接続されたエミッタへ接地電圧以
下の供給電圧を供給することを必要としている。従って
、Ｓ　ｅｅｖｌｎｃｋのセルを従来の供給電圧源と共に
使用することは困難であった。

トランスリニア型メモリセルについては、更に、Ｊ、　
Ｌｏｈｓｔｒｏｈの寄稿による“小型のバンチスルー負
荷を有するスタティック型バイポーラＲＡＭセル（Ｓｔ
ａｔｉｃ　　Ｂｉｐｏｌａｒ　　ＲＡＭ　　Ｃｅ１ｌ　
　Ｗｌｔｈ　　　Ｃｏｍｐａｃｔ　　　Ｐｕｎｃｈ−Ｔ
ｈｒｏｕｇｈ　　　Ｌｏａｄｓ）　　”　。

ダイジェスト・オブ・テクニカル・ペーパーズ。

１９７９年国際ソリッドステイト回路会議、　１９７９
年２月、１４−１５頁に記載されている。玉揚の２件の
文献に於いて、トランスリニア型メモリセルの動作原理
について記載されている。トランスリニア型メモリセル
に於いては、ダイオードの理ｌ化係数が１より大きい場
合には、負荷としてダイオードを使用する交差接続゛し
たトランジスタを有する再生回路を構成することが可能
である。ダイオードの理想化係数ｎは次式で表わされる
。

Ｖ Ｉｏ　　＝　　ｌ５ｅｎｘ’ｒ 尚、Ｉｏはダイオードを通流する電流であり、。

Ｉｓは飽和電流であり、ｅは自然対数のベースであり、
ｑは電子の電荷であり、７口はダイオードの両端に於け
る電圧であり、Ｋはポルツマン定数であり、■は絶対濃
度である。

尚、１９７７年６月２８日に発行された本件発明者の発
明による米国特許第４，０３２，９０２号であって、“
半導体メモリセル回路及び構造（５ｅｌｌｏｏｎｄｔｌ
ｏｔＯｒ　　　Ｍ６１０ｒＶ　　　　Ｃｅ１ｌ　　　　
ｃｉｒｃｕｉｔ　　　ａｎｄ　　　　５ｔｒｕｃｔｔｌ
ｒｅ）”という名称の特許に於いて、ビット線駆動集積
１路メモリセル構造の１造及び動作に付いて説明がなさ
れている。

本発明は、以上の点に鑑みなされたものであつて、改良
したスタティック型のバイポーラランダムアクセスメモ
リセルを提供することを目的とする。本発明の１特徴に
よれば、改良したメモリセル回路を提供するものであっ
て、前記回路が、ワード線を有しており、１対のビット
線を有しており、ベースとエミッタとコレクタとを具備
した第１トランジスタ及び第２トランジスタを有してお
り、前記第１トランジスタのエミッタと前記第２トラン
ジスタのエミッタとが前記ワード線へ接続されており、
前記第１トランジスタのベースが前記第２トランジスタ
のコレクタへ接続されており且つ前記第２トランジスタ
のベースが前記第１トランジスタのコレクタへ接続され
ており、前記ビット線の一方と前記第１トランジスタの
ベースとの間に第１ダイオードが接続されており且つ前
記ビット線の他方と前記第２トランジスタのベースとの
間に第２ダイオードが接続されている構成を有するもの
である。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第゛１図は、メの複数個のビ
ット線駆動トランスリニア型メモリセルを示している。

第１図に示した如く、メモリセルは交差接続されたＮＰ
ＮトランジスタＱ１０’１’、Ｑ１０２の対で構成され
ている。Ｉ１１ダイオードＤ１０１及び第２ダイオード
Ｄ１０２は、交差接続されたトランジスタＱ１０１及び
Ｑ１０２の負荷として機能する。更に、ダイオードＤ１
０１及びＤ１０２はセルをピット１１３０１及び３０２
へ接続させる為の手段としても機能する。第１図に示し
た如く、この様なセルを所望数ビット線３０１と３０２
との間に接続してメモリセルの列を形成することが可能
である。第１図に於いて、トランジスタＱ２０１とＣ２
０２及びダイオードＤ２０１とＤ２０２とで構成される
第２メモリセルがビット線３０１と３０２との間に接続
して設けられている。　　　、、。

各メモリセルの交差接続したトランジスタＱ１０１とＱ
１０２の共通接続したエミッタが、図示した如く、ワー
ド線１０３へ接続されている。同様に、同一の列内に於
けるその他のセルのエミッタが共通接続され、且つワー
ド線２０３の様な他のワード線へ接続されている。この
場合も所望数のメモリセルを同一のワード線に接続して
設けることが可能である。例えば、トランジスタＱ４０
１及びＣ４０２で構成されるメモリセルがワード線１０
３へ接続されている。更に付加的なセルを設けることが
可能である。このように、セルで構成される列をビット
線間に接続させ且つセルで構成される行をワード線に接
続させてメモリセルのアレイが形成されている。ビット
線を共用することに加えて、セルで構成される各列が同
一のセンスアンプＱ３０１及びＣ３０２を共用しており
、一方セルで構成される各行は同一の電流源１１０３を
共用している。

集積回路として構成される場合には、メモリセルは第１
図に示した寄生容量を有するものである。

従来のメモリセルに於いては、この様な寄生容量はセル
の動作に悪影響を与えるものであって、従って通常は好
ましくないものとして考えられている。しかしながら、
本発明の特徴に於いては、第１図にメモリアレイの集積
回路内に形成される寄生容量をメモリセルの動作に利用
するものである。

これらの寄生容量をＮＰＮトランジスタの交差接続対と
負荷ダイオードの各々に関連付けて図示しである。例え
ば、ＮＰＮトランジスタＱＩＯＩ。

Ｑ１０２の交差接続対の各々は、各々のトランジスタの
ベースを構成するエピタキシャル層と各々のトランジス
タのエミッタを構成する埋設層との聞に寄生容量を有し
ている。これらのベース−エミッタ容量を第１図に於い
てＣ１０１及びＣｌＯ２で示しである。これらの各々の
容量は約２４ｆｅｌｔＯｆａｒａｄ程度の値を有してい
る。更に、各トランジスタ対は、第１図に０１１２で示
した様なコレクターベース容量を有している。典型的に
はこの容量も２４　ｆｅｍｔｏｆａｒａｄ程度の値を有
している。容量Ｃ１１２をトランジスタＱ１０１及びＱ
１０２の夫々のコレクタの間に示しである。何故ならば
、これら２つのトランジスタの交差接続されたベース及
びコレクタは各々のコレクターベース容量をショートさ
せており、−従ってこの合体された容量を単一の容量Ｃ
１１２として表わしである。

集積回路構成に於ける各メモリセルもまた交差接続した
トランジスタ対のエミッタを構成する埋設層とその下側
に存在する半導体基板との間に容量を有している。この
容量を第１図に於いてＱ１０３で示してあり、典型的に
は、１６０　ｒｅｍｔｏｒａｒａｄ程度の値を有してい
る。同様に、ベース−エミッタ、コレクターベース、ｍ
設層−分離層間に於ける夫々の容量を第１図のメモリセ
ルに示しである。

上述した如き電子コンポーネント及び寄生容量に加えて
、ビット線３０１及び３０２の各対はこれらビット線間
に接続されている抵抗Ｒ１を有している。抵抗Ｒ１の抵
抗は十分に小さな値を持つように構成されており、例え
ば１．ＧｏｏΩ程度であり、共通ビット線を共用してい
るセルの１つを除くその他の全てがセルからの電流がビ
ット線３０２を介して流れる様な状態にあったとしても
、ビット線３０２の電圧をビット線３０１と略同じレベ
ルに維持させている。

第１図に示したメモリアレイ内の個々のセルは３個の動
作モード（スタンバイ、読取り、書込み）を有している
。これらの動作モードに付いて第２図及び第３図を参考
に以下説明する。スタンバイ動作モードの場合には、ス
タンバイ電流のみを全てのワード線１０３及び２０３へ
供給してメモリアレイをバイアスさせる。このスタンバ
イ電流は０．５乃至１μ八へ度である。各セル内に於け
る個々のトランジスタが妥当な利得を維持する限りこの
スタンバイ電流を可及的に小さく選択することが可能で
ある。ノード３０３，３０４，６０３゜６０４へ印加さ
れる電圧は同じであり、略ゼロボルトである。この様な
条件によって、“オン”トランジスタのコレクタを介し
て流れ且つその“オン”トランジスタが接続されている
ダイオード及びビット線を介して流れる電流であるセル
電流を全てのセルに於いて略等しい値とさせる。例えば
、　　　□トランジスタＱ１０２がそのメモリセルの“
オン”トランジスタであり且つトランジスタＱ５°０１
がそのメモリセルの“オン、′トランジスタである場合
に、トランジスタＱ１０２及びダイオードＤ１０２を介
してビット線３０２へ流れる電流はトランジスタＱ５０
１及びダイオードＤ５０１を介してビット線６０１へ流
れる電流と略等しい。抵抗Ｒ１及びＲ２の夫々の抵抗値
は十分に小さな値であって、ビット線３０１，３０２，
６０１．６０２に於ける電圧を略同−レベルに維持させ
ている。

メモリアレイ内の個々のセルの読取りを行なう場合には
、アドレスされたワード線１０３ヘパルス電流ＩＷを供
給することによって行なわれる。

読取り動作を行なう場合のパルス線図を第２図に示しで
ある。読取り動作を行なう場合に、アドレスされたワー
ド線に接続されている全てのセルは同時的に読取られ、
ビット線の対を使用して個々の所望のセルを選択する。

例えば、トランジスタＱ１０１及びＱ１０２で構成され
るセルから読取りを行なう場合には、電流ＩＷをワード
線１０３へ供給する。これによりそのワード線に接続さ
れている全てのセルの読取りが行なわれるが、ノード３
０５及び３０６へ流れる電流を検知することＪ′ によって所望とする個別的なセルが分離される。

ワード線１０３へ読取り電ｍｒｗを印加することによっ
て、第２図に示した如く、ワード線１゜３の電圧■１０
３が低下する。このワード線電流はそのワード線を共用
する全てのセルの閣で分割される。セル電流がワード線
１０３に接続されている各セルの“オン”トランジスタ
を介して流れ、且つその“オン”トランジスタに接続さ
れているダイオードを介してそのダイオードに接続され
ているビット線へ流れる。例えば、トランジスタＱ１０
１がオンである場合に、電流はビット線３゜１へ流れる
。何故ならば、ノード１０１の電圧■ｉｏｉは、第２図
に示した如く、ノード１０２の電圧■１０２よりも低い
からである。ダイオードＤ１０１を順方向バイアスする
ことにより、ノード１０１の電圧がビット線３０１の電
圧Ｖ３０１よりも１ダイオ一ド電圧降下分だけ低下する
。従って、更に多くの電流がビット線３０１を介して流
れ、その結果ビット線３０１の電圧Ｖ３０１をビット線
３０２の電圧■３０２よりも多少低くさせる。従って、
トランジスタＱ３０１のフレフタ電１１３０５はトラン
ジスタＱ３０２のコレクタ電流１３０６よりも大きくな
り、この差異が読取られる。

好適実施例に於いては、ワード線電流は十分に大きな値
とされ、例えば、２００μＡの程度であり、従ってセン
スアンプトランジスタＱ３０１及びＣ３０２の間に於い
てアドレスされていないが同一のビット線対３０１及び
３０２に接続されているセルのスタンバイｌｌ流に打勝
つ様な電流差ｌ３０４及び１３０５を発生させる。トラ
ンジスタＱ３０１とＣ３０２との間のこの電流差を使用
して、ノード３０５及び３０６に接続されている公知の
出力アンプを駆動して、アドレスされたセルのデータの
読取りを行なう。

読取り動作の期間中、センスアンプトランジスタＱ３０
１及びＣ３０２による電流上昇がビット線３０１及び３
０２に於ける電圧を一層角の値とさせる。このことは、
ビット線３０１及び３０２に接続されているアドレスさ
れていないセルの順方向バイアスを減少させ、これらの
ビット線に接続されているその他のセルへ流れる電流を
減少させる。読取りパルスＩＷの前後に於けるスタンバ
イ電流は読取りパルスＩＷの期間中アドレスされていな
いセルに接続されている容量Ｃ２０１，Ｃ２０２、Ｃ２
１２を放電させるのには不十分であるので、アドレスさ
れないセルの各々に於けるデータの状態が維持される。

データを個々のセル内に書込みを行なう場合には、第３
図に示した如く、ビット線対の１つ及びそのセルに接続
されている対応するワード線へ適宜の電圧を印加させる
。トランジスタＱ１０１がオンであり、トランジスタＱ
１０２をオンさせ、且つトランジスタＱ１０１をオフさ
せるものと仮定する。ノード３０４の電圧ｖ３０４はノ
ード３０３の電く圧ｖ３０３よりも一層角の値とされる
。

従って、ビット線３０２の電圧■３０２はビット線３０
１の電圧Ｖ３０１より低くなる。ダイオード０１０１及
びＣ１０２に於けるバイアスにより、ノード１０１及び
１０２の電圧■１０１及び■１０２は略一定の状態に維
持される。従って、書込みパルス■Ｗを印加することに
よって、ビット線１０３の電圧Ｖ１０３が一層角の値と
される。

ノード１０１の電圧■１０１及びノード１０２の電圧Ｖ
１０２の両方が下降し始める。しかしながら、電圧■１
０１は電圧■３０１よりも１ダイオ一ド電圧降下分だけ
低い値に下降することが可能であるに過ぎないが、一方
電圧Ｖｌ　０２はそれが電圧■３０２が電圧Ｖ３０１よ
りも一層角の値になることによってバイアスされるまで
降下し続ける。ノード１０３がノード１０１よりもベー
ス−エミッタ電圧降下分低い値である場合−には、トラ
ンジスタＱ１０２は導通状態となる。このことが、起こ
るのは、ダイオードＤ１０１を介して流れる電流が容量
ＣｌＯ２を十分に充電する場合である。電圧■１０１は
電圧■１０２よりも一層正の値となり、トランジスタＱ
１０１はオフされ、ダイオード０１０２は順方向バイア
スされる。従って、ノード１０１を介して流れる電流は
一層小さくなり、その電圧Ｖ１０１及びノード１０３の
電圧Ｖ１０３が上昇する。また、センスアンプノード３
０５及び３０６内へ流れる電流■３０５及びｌ３０６を
示しである。

アドレスされないが同一のビット線対を共用するセルは
書き込み動作中に影響を受けることはない。何故ならば
、書込み動作中に於けるスタンバイ電流は書込みパルス
ＩＷの期間中にセル電圧レベルを減少させるのには不十
分だからである。アドレスされないセルの結合ダイオー
ド０２０１及びＣ２０２の両端に於ける順方向バイアス
が減少され、アドレスされないセルをビット線から切断
状態とさせる。

上述した如き本メモリセルは、従来のスタティック型ラ
ンダムアクセスメモリセルと比べ種々の利点を有するも
のである。特に、置々のメモリセルは抵抗を必要として
いない。本メモリセルの集積回路実施例に於いては、こ
の特徴により、半導体製造技術が進展されるに従い個々
のセルの寸法を減少させることを可能とするものである
。個々のセルは、１２０ミリボルト程度の小さな論理状
態の振れを有するものであるから、本メモリアレイを極
めて高速で動作させることを可能としている。各セルは
２個のトランジスタ及び２ｍのダイオードのみによって
構成されるものであるから、本発明のセルを多数のコン
ポーネントを有する従来のメモリアレイのセルよりも一
層小型とすることが可能である。本発明に於いては、セ
ルがアドレスされていない状態は全ての周辺回路への電
力を取除いた状態と同じであるから、メモリアレイ内の
データの状態を緒持）る為には少量の電力を必要とする
に過ぎない。

以上、本発明の具体的構成に付いて詳報に説明したが、
本発明はこれら具体例に限定されるべきものでは無く、
本発明の技術的範囲を逸脱することなしに種々の変形が
可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明メモリセルの１部を示しこの様なメモリ
セルの複数個を相互接続してアレイを形成する状態を示
した回路図、第２図はセル内のデータの読取りを行なう
場□合に発生する電圧及び電流を示したパルス線図、第
３図はセル内にデータを書込む場合に発生する電圧及び
電流を示したパルス線図、である。 （符号の説明） ３０１．３０２，６０１，６０２　　：　　ビット纏１
０３．２０３　：　　ワード線 Ｑ：　トランジスタ Ｃ：　容量 Ｒ：　抵抗 Ｄ：　ダイオード ■＝　電流源 特許出願人　　　フェアチアイルド　カメラアンド　イ
ンストルメント コーポレーション

Claims (1)

1. 【特許請求の範囲】 １、メモリセル回路に於いて、ワード線を有しており、
   一対のピット線を有し工おり、各々がベースとエミッタ
   とコレクタとを具備した第１トランジスタ及び第２トラ
   ンジスタを有しており、前記第１トランジスタのエミッ
   タと前記第２トランジスタのエミッタとが前記ワード線
   に接続されており、前記第１トランジスタのベースが前
   記第２トランジスタのコレクタに接続され且つ前記第２
   トランジスタのベースが前記第１トランジスタのコレク
   タへ接続されており、前記ビット線の一方と前記第１ト
   ランジスタのベースとの圀に第１ダイオードが接続され
   ており且つ前記ビット線の他方と前記第２トランジスタ
   のベースとの間に第２ダイオードが接続されていること
   を特徴とする回路。 ２、上記第１項に於いて、第１容量と第２容量とが設け
   られており、前記第１容量は前記第１トランジスタのベ
   ースと前記ワード線との間に接続され、且つ前記第２容
   量は前記第２トランジスタのベースと前記ワード線との
   圀に接続されていることを特徴とする回路。 ３、上記第１項又は第２項に於いて、前記セルが基板を
   具備した集積回路を有していることを特徴と１する回路
   。 ４、上記第３項に於いて、前記第１トランジスタのベー
   スと前記第２トランジスタのコレクタとの間に第１接続
   が形成されており、且つ前記第２トランジスタのベース
   と前記第１トランジスタのコレクタとの間に第２接続が
   形成されていることを特徴とする回路。 ５、上記第２項乃至第４項の内の何れか１項に於いて、
   前記第１容量が前記第１トランジスタのベースとエミッ
   タとの閣の容量を有しており、且つ前記第２容量が前記
   第２トランジスタのベースとエミッタとの閣の容量を有
   していることを特徴とする特許 ６、上記第３項乃至第５項の内の何れが１項に於いて、
   第１接続と第２接続との間の容量からなる第３容量を有
   していることを特徴とする回路。 １、上記第１項乃至第６１１の内の何れが１項に於いて
   、前記Ｍ１トランジスタ及び第２トランジスタの各々が
   ＮＰＮトランジスタを有することを特徴とする回路。 ８、上記第１項乃至第７項の内の何れが１項に於いて、
   前記ビット線対の間に第１抵抗が接続されていることを
   特徴とする回路。 ９、上記第１項乃至第８項の内の何れが１項に於いて、
   各ビット線がスイッチング動作されて電圧源に接続°さ
   れることを特徴とする回路。 １０、上記第９項に於いて、前記スイッチング可能な接
   続部がスイッチングトランジスタを有することを特徴と
   する回路。 １１、上記第１０項に於いて、、前記スイッチングトラ
   ンジスタがＮＰＮトランジスタを有することを特徴とす
   る回路。 １２、上記第１項乃至第１１項の内の何れか１項に於い
   て、前記ワード線が第４容量を介して接地接続されてい
   ることを特徴とする回路。 １３、上記第１項乃至第１２項の内の何れか１項に於い
   て、前記ワード線が電ａｍに接続されていることを特徴
   とする回路。 １４、上記第１項乃至第１３項の内の何れが１項に於い
   て、前記ビット線の各々と前記ワード線へ電気信号を供
   給する手段を有していることを特徴とする回路。