JPS60197010A - スイツチトキヤパシタ形電圧分割回路 - Google Patents
スイツチトキヤパシタ形電圧分割回路Info
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- JPS60197010A JPS60197010A JP5215284A JP5215284A JPS60197010A JP S60197010 A JPS60197010 A JP S60197010A JP 5215284 A JP5215284 A JP 5215284A JP 5215284 A JP5215284 A JP 5215284A JP S60197010 A JPS60197010 A JP S60197010A
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- JP
- Japan
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- capacitor
- turned
- voltage
- circuit
- switched capacitor
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の背景〕
本発明は、スイッチ、キャパシタ及び演算増幅器Ｊニジ
成るスイツチトキャパシタ形演算回路に関する。
成るスイツチトキャパシタ形演算回路に関する。
近年、半導体の微細加工技術及びＭＯＳアナログ技術の
進歩に伴い、半導体集積回路化に適したスイッチトキャ
パシタ回路が注目され、種々の研究開発が進められてい
る。このスイッチトキャパシタ回路によればキャパシタ
は抵抗に比ベチップの面積によって容量値が決定できる
ため、その値を正確に作ることができるという特徴があ
り、したがって、精度、温度特性などに対して特性の良
い回路を作る方法として有効である。しかし、実際に回
路を集積化する場合、キャパシタの容量値には限界があ
り、スイツチトキャパシタ技術は増巾器又はフィルタと
して使用することが考えられるが、容量比を大きくとる
ことができない。たとえば増巾器を大きくとるために一
方のキャパシタの容量饋を小さくしようとしてもＩＣの
寄生容量のためにあまシ小さくできず、また、他方のキ
ャパシタを太きくしようとしてもチップの面積が大きく
なり１つのＩＣの搭載回数が減少するので、容量比の大
きさく増巾器〕にはおのずから限界がある。係る制約は
あるにしても、スイツチトキャパシタは増巾器やフィル
タ以外の種々の目的の回路に適用可能のものである。
進歩に伴い、半導体集積回路化に適したスイッチトキャ
パシタ回路が注目され、種々の研究開発が進められてい
る。このスイッチトキャパシタ回路によればキャパシタ
は抵抗に比ベチップの面積によって容量値が決定できる
ため、その値を正確に作ることができるという特徴があ
り、したがって、精度、温度特性などに対して特性の良
い回路を作る方法として有効である。しかし、実際に回
路を集積化する場合、キャパシタの容量値には限界があ
り、スイツチトキャパシタ技術は増巾器又はフィルタと
して使用することが考えられるが、容量比を大きくとる
ことができない。たとえば増巾器を大きくとるために一
方のキャパシタの容量饋を小さくしようとしてもＩＣの
寄生容量のためにあまシ小さくできず、また、他方のキ
ャパシタを太きくしようとしてもチップの面積が大きく
なり１つのＩＣの搭載回数が減少するので、容量比の大
きさく増巾器〕にはおのずから限界がある。係る制約は
あるにしても、スイツチトキャパシタは増巾器やフィル
タ以外の種々の目的の回路に適用可能のものである。
本発明では、スイツチトキャパシタを用いて入力電圧を
低減させることのできる回路を提供することを目的とす
る。
低減させることのできる回路を提供することを目的とす
る。
本発明では、回路に並列にキャパシタを２組以上設け、
第１のキャパシタの電荷を順次次のキャパシタに移すこ
とで入力電圧の低減を行なう。
第１のキャパシタの電荷を順次次のキャパシタに移すこ
とで入力電圧の低減を行なう。
まず、第１図を用いてスイツチトキャパシタによる基本
等価抵抗について述べる。第１図において、入力及び出
力端子の電圧を夫々Ｖｌ 、Ｖ２ とする。（ａ）のよ
うにスイッチＳ２をオンＳ１をオフした状態ではキャパ
シタＣには、Ｃ２＝ＣＶ２で表わされる電荷Ｑ２が充電
されている。次に、（ｂ）のようにスイッチＳＬをオン
Ｓ２をオフすると、Ｃの！荷は、Ｑｔ ＝ＣＶ＋ とな
、りＱ＋ とＱａ Ｏ差の電荷ΔＱが入力端子よシ流れ
込むことになる。
等価抵抗について述べる。第１図において、入力及び出
力端子の電圧を夫々Ｖｌ 、Ｖ２ とする。（ａ）のよ
うにスイッチＳ２をオンＳ１をオフした状態ではキャパ
シタＣには、Ｃ２＝ＣＶ２で表わされる電荷Ｑ２が充電
されている。次に、（ｂ）のようにスイッチＳＬをオン
Ｓ２をオフすると、Ｃの！荷は、Ｑｔ ＝ＣＶ＋ とな
、りＱ＋ とＱａ Ｏ差の電荷ΔＱが入力端子よシ流れ
込むことになる。
すなわち、
ΔＱ＝Ｑ’＋ Ｃ２＝Ｃ（Ｖ＋ Ｖ２ ） ・・・・・
・（１）となる。ここで、（Ｃ）のように８２を再びオ
ンし８ＫをオフするとＣの電荷は、Ｑ ２ ＝ ＣＶ
２となシ、（１）式と同量の電荷ΔＱがキャパシタＣか
ら出力端子へ流出する。この操作をくり返すことによシ
、第１図の回路では、入力端子より出力端子へ、周期Ｔ
ごとにΔＱの電荷が移動する。従って、で表わされる平
均電流ｉが入力端子から出力端子へ流れることになる。
・（１）となる。ここで、（Ｃ）のように８２を再びオ
ンし８ＫをオフするとＣの電荷は、Ｑ ２ ＝ ＣＶ
２となシ、（１）式と同量の電荷ΔＱがキャパシタＣか
ら出力端子へ流出する。この操作をくり返すことによシ
、第１図の回路では、入力端子より出力端子へ、周期Ｔ
ごとにΔＱの電荷が移動する。従って、で表わされる平
均電流ｉが入力端子から出力端子へ流れることになる。
一方、（ｄ）に示す抵抗Ｒを流れる電流ｉはであるから
、（２）式、（３）式から第３図のスイツチトキャパシ
タの等価抵抗は （ｆニスイツチング周波数） で表わされる。すなわち、スイツチトキャパシタの等価
抵抗は、キャパシタの直Ｃとスイッチングの周期Ｔの比
で決定され、周期Ｔを変えることによシキャパシタの直
を変えることなく、等価抵抗を自由に変化させることが
できる。
、（２）式、（３）式から第３図のスイツチトキャパシ
タの等価抵抗は （ｆニスイツチング周波数） で表わされる。すなわち、スイツチトキャパシタの等価
抵抗は、キャパシタの直Ｃとスイッチングの周期Ｔの比
で決定され、周期Ｔを変えることによシキャパシタの直
を変えることなく、等価抵抗を自由に変化させることが
できる。
以上述べた第１図のスイッチトキャパシタ回路はあくま
でも原理説明用の基本的な回路であシ、実際には、ＩＣ
の寄生容量の影響を受けにくいスイツチトキャパシタ回
路が用いられている。
でも原理説明用の基本的な回路であシ、実際には、ＩＣ
の寄生容量の影響を受けにくいスイツチトキャパシタ回
路が用いられている。
第２図は本発明の電圧低減回路であシ、ＳＬ とＳ２と
ＣＩ 、８Ｂと８６と０２・Ｓ４と８６とＣ３が夫々第
１図で述べた単位のスイッチトキャパシタ回路を示して
いる。従って第２図回路は３組のスイツチトキャパシタ
回路で構成されている。第３図は、この電圧分割器のタ
イミング制御パルス列を示す。以下、第２図及び第３図
を用いて回路の動作を述べる。まず、第３図のＮ期間に
ついて述べる。クロックパルスφ１のルベルによシ、第
２図ＳＬをオンし、キャパシタＣ，（ＩＰＦ）に入力電
圧ＶＩＮを印加する。第３図のｆにはＣＩ端子の電圧直
を示している。次に、第３図ａ、ｂに示しだように、φ
ｌによってＳＬをオフし、φ３によって８３をオンする
。このようにキャパシタＣ２をＣＩと同容量値（Ｉ Ｐ
Ｆ ）とすると、Ｓ３をオフし、φ４によって８４を
オンすると、キャパシタＣ３はＣＩ、Ｃｚの４倍の４Ｐ
Ｆであるので第３図に示したように、φ３によるＳ３が
を得ることができる。これによｐ、所望の電圧を得るこ
とができたので、φ５により、スイッチＳｓ 、Ｓ６を
オンして、Ｃ２及びＣ３にチャージした電荷を次時刻の
制御のだめに放電させておく。
ＣＩ 、８Ｂと８６と０２・Ｓ４と８６とＣ３が夫々第
１図で述べた単位のスイッチトキャパシタ回路を示して
いる。従って第２図回路は３組のスイツチトキャパシタ
回路で構成されている。第３図は、この電圧分割器のタ
イミング制御パルス列を示す。以下、第２図及び第３図
を用いて回路の動作を述べる。まず、第３図のＮ期間に
ついて述べる。クロックパルスφ１のルベルによシ、第
２図ＳＬをオンし、キャパシタＣ，（ＩＰＦ）に入力電
圧ＶＩＮを印加する。第３図のｆにはＣＩ端子の電圧直
を示している。次に、第３図ａ、ｂに示しだように、φ
ｌによってＳＬをオフし、φ３によって８３をオンする
。このようにキャパシタＣ２をＣＩと同容量値（Ｉ Ｐ
Ｆ ）とすると、Ｓ３をオフし、φ４によって８４を
オンすると、キャパシタＣ３はＣＩ、Ｃｚの４倍の４Ｐ
Ｆであるので第３図に示したように、φ３によるＳ３が
を得ることができる。これによｐ、所望の電圧を得るこ
とができたので、φ５により、スイッチＳｓ 、Ｓ６を
オンして、Ｃ２及びＣ３にチャージした電荷を次時刻の
制御のだめに放電させておく。
次に、φ２によシＳ２をオンさせる。このようにすると
、出力端子Ｙｏｕτには所望のＶ ！ｓ／１０を転送す
ることができる。第３図ｇには、φ２の制御によりＶ！
Ｎ／１０が得られるタイミングを示す。
、出力端子Ｙｏｕτには所望のＶ ！ｓ／１０を転送す
ることができる。第３図ｇには、φ２の制御によりＶ！
Ｎ／１０が得られるタイミングを示す。
以下同様にＮ＋１時刻に対しても全く同様の処理をくシ
返し実行する。
返し実行する。
次に、他の電圧分割回路の実施例を第４図に示す。以下
この回路の動作を第１θ図のタイミングパルス列を用い
説明する。
この回路の動作を第１θ図のタイミングパルス列を用い
説明する。
まず、第５図のＮ期間において述べる。Ｎ＋時刻に８１
をオンし、キャパシタｃｔ （ＩＰＦ）に入力電圧ＶＩ
Ｎを印加する。第５図のｅにはＣｔ端子の電圧値を示し
ている。次に、第５図のｂに示したように、Ｎ２時刻に
φ３によって８３をオンする。このようにすると、キャ
パシタＣ＾をＣＩに対して９倍のもの（９ＰＦ）とする
と、第５図のｅに示したようにＣＩ端子の電圧をＶｔＮ
／１０ （−−チーＶ ｒ Ｎ ）とすることができる
。
をオンし、キャパシタｃｔ （ＩＰＦ）に入力電圧ＶＩ
Ｎを印加する。第５図のｅにはＣｔ端子の電圧値を示し
ている。次に、第５図のｂに示したように、Ｎ２時刻に
φ３によって８３をオンする。このようにすると、キャ
パシタＣ＾をＣＩに対して９倍のもの（９ＰＦ）とする
と、第５図のｅに示したようにＣＩ端子の電圧をＶｔＮ
／１０ （−−チーＶ ｒ Ｎ ）とすることができる
。
ＣＩ 十Ｃ＾
次にＮ３時にφ４により、スイッチＳ４をオンしてＣム
にチャージした電荷を次時刻の制御のために放電させる
。また、Ｎ４時刻にφ３によシ再びＮ３をオンする。こ
のようにするとＣＩ端子の電圧をさらに１／１０にする
ことができる。すなわち、総合的にＶｘｗ／ １００
（Ｃ” ＣＸＶｓｗ）（Ｃ直十Ｃ＾）（Ｃ＋＋ＣａＪ を得ることができる。Ｎ３時刻ではφ４に↓つて再びＮ
４をオンし、次時刻の制御のためにＣ４にチャージした
電圧を放電させる。Ｎ６時刻では、φ２によって８２を
オンし、所期の電圧をＶｏｖｒに転送する。以下、全く
同様の処理をくシ返し実行するものである。
にチャージした電荷を次時刻の制御のために放電させる
。また、Ｎ４時刻にφ３によシ再びＮ３をオンする。こ
のようにするとＣＩ端子の電圧をさらに１／１０にする
ことができる。すなわち、総合的にＶｘｗ／ １００
（Ｃ” ＣＸＶｓｗ）（Ｃ直十Ｃ＾）（Ｃ＋＋ＣａＪ を得ることができる。Ｎ３時刻ではφ４に↓つて再びＮ
４をオンし、次時刻の制御のためにＣ４にチャージした
電圧を放電させる。Ｎ６時刻では、φ２によって８２を
オンし、所期の電圧をＶｏｖｒに転送する。以下、全く
同様の処理をくシ返し実行するものである。
次に、本発明回路の具体的適用例について説明する。
第６図は１チステツプの係数設定回路であシ、半導体集
積回路化に好適なスイツチトキャパシタによ多構成して
いる。図において、ＯＰは演算増幅器、点線で囲んだ■
は、フィードバック抵抗に相癌するスイッチトキャパシ
タ回路（等価抵抗）である。■ではキャパシタＣ２□、
Ｃ２１を中心とする２組のスイツチトキャパシタ回路を
並列に接続することによって演算増幅器がオープンルー
ズになることを防いでいる。また、■は、１０％ステッ
プの係数設定部、■は１％ステップの係数設定部を示す
。図中に示した各スイッチＳ＋＝Ｓ＋ｅは図中に示した
スイッチング制御信号φ及びその反転信号のφでそれぞ
れオン及びオフするものである。さらに、■中のスイッ
チング！〜５ＡＩＩは１０％ステップの係数設定用スイ
ッチ、■中のスイッチＳ ｓ＋ −Ｓ ｓｈｏは１チス
テツプの係数設定用スイッチである。所望の係数設定を
行う場合には、これらのスイッチを選択しオンさせるこ
とによシ行う。
積回路化に好適なスイツチトキャパシタによ多構成して
いる。図において、ＯＰは演算増幅器、点線で囲んだ■
は、フィードバック抵抗に相癌するスイッチトキャパシ
タ回路（等価抵抗）である。■ではキャパシタＣ２□、
Ｃ２１を中心とする２組のスイツチトキャパシタ回路を
並列に接続することによって演算増幅器がオープンルー
ズになることを防いでいる。また、■は、１０％ステッ
プの係数設定部、■は１％ステップの係数設定部を示す
。図中に示した各スイッチＳ＋＝Ｓ＋ｅは図中に示した
スイッチング制御信号φ及びその反転信号のφでそれぞ
れオン及びオフするものである。さらに、■中のスイッ
チング！〜５ＡＩＩは１０％ステップの係数設定用スイ
ッチ、■中のスイッチＳ ｓ＋ −Ｓ ｓｈｏは１チス
テツプの係数設定用スイッチである。所望の係数設定を
行う場合には、これらのスイッチを選択しオンさせるこ
とによシ行う。
ここで、半導体集積回路化を考慮し、キャパシタの最大
の相対比を１０にした例について述べる。
の相対比を１０にした例について述べる。
Ｃ２１＝ Ｃ２２ｒ ＣＩ Ａ１〜Ｃ！＾９＝Ｃ１ｌｌ
〜Ｃｌｌｌ０とし１その相対比を１０、すなわち、 −（Ｃ２＋＝Ｃ２ｚＬ：（Ｃ＋ａ＋”Ｃ＋＋ｎｏ）＝１
０：１とする。このようにすることによって１０％ステ
ップの係数設定が可能となる。すなわち、出力電圧ＶＯ
は、係数設定用スイッチＳＡＩ〜Ｓ Ａ９ ＋ Ｓ Ｉ
Ｉ〜Ｓ Ｒ１０を適当にオンすることによって次式で
表わすことができる。
〜Ｃｌｌｌ０とし１その相対比を１０、すなわち、 −（Ｃ２＋＝Ｃ２ｚＬ：（Ｃ＋ａ＋”Ｃ＋＋ｎｏ）＝１
０：１とする。このようにすることによって１０％ステ
ップの係数設定が可能となる。すなわち、出力電圧ＶＯ
は、係数設定用スイッチＳＡＩ〜Ｓ Ａ９ ＋ Ｓ Ｉ
Ｉ〜Ｓ Ｒ１０を適当にオンすることによって次式で
表わすことができる。
・・・・・・・・・（５）
しかしながら、これだけの回路のみでは、１％ステップ
の係数設定はできない。図中のＡは、１チステツプの係
数設定ができるように、■からの出力電圧を１／１０に
する第２図又は第４図の電圧分割器である。
の係数設定はできない。図中のＡは、１チステツプの係
数設定ができるように、■からの出力電圧を１／１０に
する第２図又は第４図の電圧分割器である。
次に、スイツチトキャパシタ回路の容量値が全て同一の
場合の１チステップ係数設定回路の実施例を示す。第７
図は本実施例の回路構成を示す。
場合の１チステップ係数設定回路の実施例を示す。第７
図は本実施例の回路構成を示す。
図において、Ｉ、 ＩＩ、 ＩＩＩは第６図のＩ、 Ｉ
ｌ、 ＩＩＩと全く同一回路である。ただし、各キャパ
シタＣ２１＋０２２１ ＣＩＩＬＩ ”ＣＩＡｅ及びＣ
ＩＢ Ｉ〜ＣＩ！＋１１１１の容量値は全て同−直であ
る。
ｌ、 ＩＩＩと全く同一回路である。ただし、各キャパ
シタＣ２１＋０２２１ ＣＩＩＬＩ ”ＣＩＡｅ及びＣ
ＩＢ Ｉ〜ＣＩ！＋１１１１の容量値は全て同−直であ
る。
また、４は第２図、第４図と同一回路であると共にキャ
パシタ筐も同一値である。すなわち、Ｈの出力電圧を１
／１０に分割する電圧分割器である。
パシタ筐も同一値である。すなわち、Ｈの出力電圧を１
／１０に分割する電圧分割器である。
最後に５は、４と同−回路及び回路定数であるが、クロ
ック制御により、入力電圧を１／１００に分割する電圧
分割器である。第２図及び第８図を用いて、この１／１
００の電圧分割器の動作を述べる。第８図のｆに示した
ように、Ｎ時刻のＮ＋ 、Ｎ２ 、Ｎｓ時刻までは第２
図に示したｌ／ｌＱの電圧分割器と全く同様である。Ｎ
４時刻で再びφ３をルベルにし、スイッチＳ３をオンす
る。このようにすると、第８図のＮ２時刻と同様、さら
にＣＩ端子電圧を１／２にすることができる。
ック制御により、入力電圧を１／１００に分割する電圧
分割器である。第２図及び第８図を用いて、この１／１
００の電圧分割器の動作を述べる。第８図のｆに示した
ように、Ｎ時刻のＮ＋ 、Ｎ２ 、Ｎｓ時刻までは第２
図に示したｌ／ｌＱの電圧分割器と全く同様である。Ｎ
４時刻で再びφ３をルベルにし、スイッチＳ３をオンす
る。このようにすると、第８図のＮ２時刻と同様、さら
にＣＩ端子電圧を１／２にすることができる。
ＣｌｌｌＣｌ・ＣＩ
すなわち、■””” （”” （Ｃｔ ＋Ｃｚ） （０
１＋ Ｃ３）ｎＹＨ］■”’を得ることができる。次に
、Ｎ６時刻ではφ４を再びルベルにして、第２図の８４
をオンさせる。
１＋ Ｃ３）ｎＹＨ］■”’を得ることができる。次に
、Ｎ６時刻ではφ４を再びルベルにして、第２図の８４
をオンさせる。
このようにすると、Ｎ３時刻と同様、さらに、Ｃｓ端子
電圧を１１５にすることができる。すなわち、ＶｌＮＡ
ｏＯ（＝０１°０Ｉ°０ ｅｏＩ（ＣＩ ＋０２ ）
（Ｃｔ ＋Ｃｓ） （ＣＩ＋Ｃ２１（Ｃ＋十〇ｓ）を得
ることができる。Ｎ６時刻のφ５の制御は第３図の場合
と全く同様、Ｃ２及びＣ８にチャージした電荷を放電さ
せて次のＮ＋１時刻にそなえるためのものである。Ｎ７
時刻では第３図と全く同様、φ２によってスイッチＳ２
をオンさせて、ＶＩＮ／ １００を出力端子Ｖ ｏ ｏ
Ｔに転送させるものである。第８図のｇにはＶ ＯＵ
Ｔの発生タイミングを示す。
電圧を１１５にすることができる。すなわち、ＶｌＮＡ
ｏＯ（＝０１°０Ｉ°０ ｅｏＩ（ＣＩ ＋０２ ）
（Ｃｔ ＋Ｃｓ） （ＣＩ＋Ｃ２１（Ｃ＋十〇ｓ）を得
ることができる。Ｎ６時刻のφ５の制御は第３図の場合
と全く同様、Ｃ２及びＣ８にチャージした電荷を放電さ
せて次のＮ＋１時刻にそなえるためのものである。Ｎ７
時刻では第３図と全く同様、φ２によってスイッチＳ２
をオンさせて、ＶＩＮ／ １００を出力端子Ｖ ｏ ｏ
Ｔに転送させるものである。第８図のｇにはＶ ＯＵ
Ｔの発生タイミングを示す。
すなわち、第７図に示した回路においては、次式で示す
出力電圧を得ることができる。
出力電圧を得ることができる。
・・・・・・・・・（７）
ここで、Ｃ２１＝０２＊＝ＣｌＡｌ〜Ｃｔｉｖ＝Ｃ＋＋
＋〜ＣＩＩＩＩＯとすると１％ステップで係数設定でき
ることは容易に理解することができる。
＋〜ＣＩＩＩＩＯとすると１％ステップで係数設定でき
ることは容易に理解することができる。
本発明によれば、
（１）同一回路で１／１０及び１／ｉｏｏ の電圧分割
回路が実現できる。
回路が実現できる。
（２） １ ／ １００の電圧分割回路は１／１０の電
圧分割回路に対して１〜２クロック多くするのみで実現
できる。
圧分割回路に対して１〜２クロック多くするのみで実現
できる。
（３） キャパシタの相対比は最大でも９以下でありＩ
Ｃ化に適していると共に、ＩＣ化した場合に寄生容量の
影響が受けにくい、 （４）電圧分割比が非常に大きい場合でもクロック制御
のみにて実現できるため、ＩＣ化する場合小形化（チッ
プ面積の縮小）が実現できる。
Ｃ化に適していると共に、ＩＣ化した場合に寄生容量の
影響が受けにくい、 （４）電圧分割比が非常に大きい場合でもクロック制御
のみにて実現できるため、ＩＣ化する場合小形化（チッ
プ面積の縮小）が実現できる。
などのメリットがあシ、実用的な回路である。
第１図はスイツチトキャパシタ回路の等価回路を示した
図、第２図と第４図は本発明の一実施例回路図、第３図
と第５図はその動作波形図、第６図と第７図は本発明回
路の具体的適用事例を示す図であり、第８図は第７図の
動作波形図である。 Ｃ・・・キャパシタ、Ｓ・・・スイッチ、φ、φ・−・
クロック、ｏｐ・・・演算増巾器。 代理人 弁理士 高橋明夫 力 １ 図 （久） （ｂ） （Ｃ）（え２ 躬 ２ 図 第 ３ 図 ９） ｐ、、 Ｗ ＋ Ｖ 第 ４ 図 ｄ）ψ２ 、座５． 町−キ 「−一〜−−−−５−−−−−−−−−・錦 ７図 第 ８ 図 鵬・ 暫′ 誉
図、第２図と第４図は本発明の一実施例回路図、第３図
と第５図はその動作波形図、第６図と第７図は本発明回
路の具体的適用事例を示す図であり、第８図は第７図の
動作波形図である。 Ｃ・・・キャパシタ、Ｓ・・・スイッチ、φ、φ・−・
クロック、ｏｐ・・・演算増巾器。 代理人 弁理士 高橋明夫 力 １ 図 （久） （ｂ） （Ｃ）（え２ 躬 ２ 図 第 ３ 図 ９） ｐ、、 Ｗ ＋ Ｖ 第 ４ 図 ｄ）ψ２ 、座５． 町−キ 「−一〜−−−−５−−−−−−−−−・錦 ７図 第 ８ 図 鵬・ 暫′ 誉
Claims (1)
- １、 スイッチ及びキャパシタよシ構成されるスイツチ
トキャパシタ回路において、入力電圧をサンプリングし
ホールドするキャパシタＣ１を備え、該キャパシタＣ１
に複数のスイッチを介して複数のキャパシタを接続し、
該スイッチを時分割に制御することにより、該キャパシ
タＣ１に蓄えられた電荷を次々に分割し、該キャパシタ
Ｃ，端子の電圧を小さくすることを特徴とするスイッチ
トキャパシタ形電圧分割回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215284A JPS60197010A (ja) | 1984-03-21 | 1984-03-21 | スイツチトキヤパシタ形電圧分割回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215284A JPS60197010A (ja) | 1984-03-21 | 1984-03-21 | スイツチトキヤパシタ形電圧分割回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60197010A true JPS60197010A (ja) | 1985-10-05 |
Family
ID=12906884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5215284A Pending JPS60197010A (ja) | 1984-03-21 | 1984-03-21 | スイツチトキヤパシタ形電圧分割回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60197010A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883423A (ja) * | 1981-02-21 | 1983-05-19 | Shinsaku Mori | スイツチド・キヤパシタ回路 |
-
1984
- 1984-03-21 JP JP5215284A patent/JPS60197010A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883423A (ja) * | 1981-02-21 | 1983-05-19 | Shinsaku Mori | スイツチド・キヤパシタ回路 |
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