JPS5886751A - 積層型半導体装置 - Google Patents
積層型半導体装置Info
- Publication number
- JPS5886751A JPS5886751A JP56186022A JP18602281A JPS5886751A JP S5886751 A JPS5886751 A JP S5886751A JP 56186022 A JP56186022 A JP 56186022A JP 18602281 A JP18602281 A JP 18602281A JP S5886751 A JPS5886751 A JP S5886751A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- melting point
- point metal
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/288—Configurations of stacked chips characterised by arrangements for thermal management of the stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/297—Configurations of stacked chips characterised by the through-semiconductor vias [TSVs] in the stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は４＊鵬型半導体装置（関し、上下の活性ｌ曽
の間に局値点金属層を挾み、それを通して、−流を流す
ことが可能でしかも、その金属層によって放熱を行うも
のである。
の間に局値点金属層を挾み、それを通して、−流を流す
ことが可能でしかも、その金属層によって放熱を行うも
のである。
ＬＳＩの集積度を向上するために、活性層を槓１〜する
ことが考えられているが、このような高東槓回路では、
発熱による温度上昇を防ぐことが田１ｉ１Ｆ、であった
。この発明け、従来のこのような欠点を解消するため、
活性層間に高融点金属１曽を挾Ａこれを１１０シて外部
へ熱を枚数するとともに、この高融点金属層を電源電圧
あるいはアース電位にし、直間の通路としても使用でき
るようにしたものである。
ことが考えられているが、このような高東槓回路では、
発熱による温度上昇を防ぐことが田１ｉ１Ｆ、であった
。この発明け、従来のこのような欠点を解消するため、
活性層間に高融点金属１曽を挾Ａこれを１１０シて外部
へ熱を枚数するとともに、この高融点金属層を電源電圧
あるいはアース電位にし、直間の通路としても使用でき
るようにしたものである。
以下、この発明の一実施例につき詳細に説明する。
第１図はこの発明の一実施例の斜視図、第２図は１ｈｊ
ｆ血図である。粘性層＋２１１３１には回路が形成され
ており、この活性層＋２１ ＋３１により高融点金属層
（１１が挾まれている。
ｆ血図である。粘性層＋２１１３１には回路が形成され
ており、この活性層＋２１ ＋３１により高融点金属層
（１１が挾まれている。
１妬練点金属層１１）にはスルーホールがあり、ボリン
１１コン（７）を＋ｌｌ して活性−＋２１１３１間の
導通をとり６鰺な電流や信号を伝える。（６）けＮ十拡
赦１−などである。一方、活性層１２）・３）は酸化膜
（４）で高融点金属層］１１と絶縁されており、必要な
部分で高融点金属層１１１と電気的に接続されている。
１１コン（７）を＋ｌｌ して活性−＋２１１３１間の
導通をとり６鰺な電流や信号を伝える。（６）けＮ十拡
赦１−などである。一方、活性層１２）・３）は酸化膜
（４）で高融点金属層］１１と絶縁されており、必要な
部分で高融点金属層１１１と電気的に接続されている。
尚融点金・端層＋１１と活性層（２）の絶縁は高融点金
属）曽…を熱酸化するか、酸素化するか、酸素をイオン
２４人しその後加熱することによって金Ｎ 、ｉ＜ｔｔ
ｔＪ１’Ｊ＋５１をｕｌｆｆｌし、それによって行なう
。１％融点金属層（１）と活性層（３１の絶縁けＣＶＤ
（化学的気相成長法）、あるいは・熱酸化よる８１０３
によって行う。
属）曽…を熱酸化するか、酸素化するか、酸素をイオン
２４人しその後加熱することによって金Ｎ 、ｉ＜ｔｔ
ｔＪ１’Ｊ＋５１をｕｌｆｆｌし、それによって行なう
。１％融点金属層（１）と活性層（３１の絶縁けＣＶＤ
（化学的気相成長法）、あるいは・熱酸化よる８１０３
によって行う。
この小判の一ズ施例によれば、活性層の間に熱伝導のよ
い高融点金属層がほぼ全面にわたって挾まれているため
、活性層＋２１１３１で発生する熱は、この高融点金属
層を通して外部へ放熱することが可能となる。高融点金
属層＋ｌ＋は外部でより放熱赦のよい物体に容易に熱的
に接続できる。
い高融点金属層がほぼ全面にわたって挾まれているため
、活性層＋２１１３１で発生する熱は、この高融点金属
層を通して外部へ放熱することが可能となる。高融点金
属層＋ｌ＋は外部でより放熱赦のよい物体に容易に熱的
に接続できる。
従って、従来に比較して活性層＋２１１３１の集積度を
高くすることが可能になるとともに、より多くの細軸化
を可能にするものである。また、一方篩融点金属層Ｉｌ
＋に電源電圧を印加したり、あるいけアースにすること
によってパスラインとしても使用できる。この場合、従
来Ａｒなどの幅の狭いＣ０８５〜ｍＩＪｍｌ配、線によ
っていたため、紐線抵抗による電圧降下などがあったが
、この発明の一実施例によれば、篩融点金属層１１１の
幅が広いため番でこのような不都合は生じない。
高くすることが可能になるとともに、より多くの細軸化
を可能にするものである。また、一方篩融点金属層Ｉｌ
＋に電源電圧を印加したり、あるいけアースにすること
によってパスラインとしても使用できる。この場合、従
来Ａｒなどの幅の狭いＣ０８５〜ｍＩＪｍｌ配、線によ
っていたため、紐線抵抗による電圧降下などがあったが
、この発明の一実施例によれば、篩融点金属層１１１の
幅が広いため番でこのような不都合は生じない。
Ａｌ−１に、【１文びアースノ（スは高周波的にけアと
ができる。
ができる。
以上のように、この゛セ明によれば、他層型半導体装置
をより高１お偵化にかつ多駒に製作することが０Ｔ能に
なる。
をより高１お偵化にかつ多駒に製作することが０Ｔ能に
なる。
４、 図：［１１の間車な成用
第１図はこの発明の一芸施例の斜視図、第２１＋に１は
その−ｒ面図である。
その−ｒ面図である。
１１１ｈ←東点金属層、（２ｉ ｓ ｆ３１け活性層、
（４１は酸化膜、（６）は金属酸化膜、（６）はＮ＋拡
酸層、（７）はポリシリコンである。
（４１は酸化膜、（６）は金属酸化膜、（６）はＮ＋拡
酸層、（７）はポリシリコンである。
第１ ｔＪ、＋
・２
第２図
Claims (1)
- 【特許請求の範囲】 ｆｉｌ 第１の活性層と、オ８の活性層とＨｉＩ記オ
ｌ。 オ８の活性層の間にそれぞれ絶縁膜を介して高融点金属
層を、々けた積層型半導体装置。 （２）絶縁膜は高融点金属層の表面を峻化して形成され
ることを特徴とする特許請求の範囲第１項記載の積層型
半導体装置。 （３１絶縁膜はオｌ、第２のいずれか一方または内方の
活性層を熱酸化して形成されることを特徴とする特許請
求の槓囲オ１項妃嘘の積層型半導体装置。 ］４） 絶縁膜はオｌ、第２のいずれか一方または内
方の活性層の表面に化学的気相成長法により形成される
ことを２．特徴とする特許請求の範囲オ１項記載の積層
型半導体装置。 （５） オｌ、第２の活性層のいずれか一方または両
方はポリシリコン層または高不純物濃度半導体層を介し
て尚融点金属層に接続されることを特徴とする特許請求
の曵囲オ１項記載の積層型半導体装置。 （６） 尚融点金属層にアース電位あるいけ電源電圧
を印加したことを特徴とする特許請求の範囲第１項記載
の積層型半導体装置。 （７） 尚融点金属層は外部の熱放散可能な物体に熱
的に結合されることを特徴とする特許請求の範囲オ１項
記載の積層型半導体装置。 （８） オ１．第２の活性層は高融点金属層に、ｔけ
られた穴を１ｆｆｌ して、互いに接続されることを特
徴とする特許請求の範囲第１項記載の荀１→型半導体装
置。 （９１オ１．第２の活性層はそれぞれ二つ以上設けられ
るとともに、高融点金属層は前記オｌ。 オ８の活性層間に複数層設けられることを特徴とする特
許請求の範囲、ｔ１項記載の積層型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186022A JPS5886751A (ja) | 1981-11-18 | 1981-11-18 | 積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186022A JPS5886751A (ja) | 1981-11-18 | 1981-11-18 | 積層型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5886751A true JPS5886751A (ja) | 1983-05-24 |
Family
ID=16181020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56186022A Pending JPS5886751A (ja) | 1981-11-18 | 1981-11-18 | 積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886751A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0371861A3 (en) * | 1988-11-29 | 1991-04-10 | Mcnc | High density semiconductor structure and method of making the same |
| US5168078A (en) * | 1988-11-29 | 1992-12-01 | Mcnc | Method of making high density semiconductor structure |
| WO1996024159A1 (fr) * | 1995-01-30 | 1996-08-08 | Tadahiro Ohmi | Dispositif semi-conducteur |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126956A (en) * | 1980-03-11 | 1981-10-05 | Fujitsu Ltd | Semiconductor device |
-
1981
- 1981-11-18 JP JP56186022A patent/JPS5886751A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126956A (en) * | 1980-03-11 | 1981-10-05 | Fujitsu Ltd | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0371861A3 (en) * | 1988-11-29 | 1991-04-10 | Mcnc | High density semiconductor structure and method of making the same |
| US5168078A (en) * | 1988-11-29 | 1992-12-01 | Mcnc | Method of making high density semiconductor structure |
| WO1996024159A1 (fr) * | 1995-01-30 | 1996-08-08 | Tadahiro Ohmi | Dispositif semi-conducteur |
| US5874777A (en) * | 1995-01-30 | 1999-02-23 | Tadahiro Ohmi | Semiconductor device with enhanced thermal conductivity |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5051865A (en) | Multi-layer semiconductor device | |
| US5032897A (en) | Integrated thermoelectric cooling | |
| US6727422B2 (en) | Heat sink/heat spreader structures and methods of manufacture | |
| JP2592308B2 (ja) | 半導体パッケージ及びそれを用いたコンピュータ | |
| WO2018135239A1 (ja) | 半導体装置および電力変換装置 | |
| JP3193142B2 (ja) | 基 板 | |
| JPS5890769A (ja) | 積層半導体装置 | |
| JPH01214048A (ja) | 半導体集積装置 | |
| JPH11214598A (ja) | 大規模集積回路（ｌｓｉ）チップの冷却方法 | |
| JP2000031487A (ja) | 半導体装置とその製造方法 | |
| JPH0714029B2 (ja) | 電力用半導体素子 | |
| JPH0563942B2 (ja) | ||
| JPH104219A (ja) | ペルチェ素子 | |
| JPH11135692A (ja) | 集積回路 | |
| JPS62199047A (ja) | 多結晶シリコン抵抗器 | |
| JPS61174749A (ja) | 高密度集積回路 | |
| JPS62108567A (ja) | 半導体集積回路装置 | |
| JP2892687B2 (ja) | 半導体素子用パツケージ | |
| JPS59944A (ja) | 半導体装置 | |
| JPS5940574A (ja) | 半導体素子 | |
| JPS5879755A (ja) | 半導体装置 | |
| JPH0260141A (ja) | 半導体集積回路装置 | |
| JPH01196157A (ja) | 半導体装置 | |
| JPH04184943A (ja) | 混成集積回路装置 | |
| JPS60134426A (ja) | 半導体装置 |