JPS5887877A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
- Publication number
- JPS5887877A JPS5887877A JP56186578A JP18657881A JPS5887877A JP S5887877 A JPS5887877 A JP S5887877A JP 56186578 A JP56186578 A JP 56186578A JP 18657881 A JP18657881 A JP 18657881A JP S5887877 A JPS5887877 A JP S5887877A
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- source
- gate
- drain regions
- intermediary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ブローティングゲート型の半導体不揮発性メ
モ１月−関する。
モ１月−関する。
第１図に現存する半導体不揮発性メモリの基本構成を示
している。
している。
第１図に衿で（１）は−導電型半導体基板１例えばＮ型
のシリコン基板で、ソース、ドレイン各領域（２） 、
（３Ｊが形成されている、この両領域（２） 、 （
３）の開隔上には第１の絶縁層である酸化シリコン層（
４）を介してフローティングゲート（５肋一般けられて
おり、このゲート（５〕は、ｆ：記ソース、ドレイン各
領域（２）。
のシリコン基板で、ソース、ドレイン各領域（２） 、
（３Ｊが形成されている、この両領域（２） 、 （
３）の開隔上には第１の絶縁層である酸化シリコン層（
４）を介してフローティングゲート（５肋一般けられて
おり、このゲート（５〕は、ｆ：記ソース、ドレイン各
領域（２）。
（６〕上ｆ二まで酸化シリコン層ζ４ノを介して延長さ
れている。具体的（二はソース、ドレイン両領域（２）
、（３ンとフローティングゲート（５）とが重なり合う
距離は６μ以上が好ｆしい力ｌ−この距４を余り大きく
とると、ソースゲート間、或いはドレイン−ゲート間容
量が多くγＣつで特性的に好ましくない。尚、上記第１
の絶縁層（４）の厚みはトンネル効果が交配的な電導領
域より大である２００Ａ以りで十分である。（６）はこ
のフローディングゲート（５Ｊ ｋ Ｌ−設（士られた
第２の絶縁層である窒化シリコン層、（７ノリ該窒化シ
リコン層（６）上Ｃ二股けられたゲート′礪隠。
れている。具体的（二はソース、ドレイン両領域（２）
、（３ンとフローティングゲート（５）とが重なり合う
距離は６μ以上が好ｆしい力ｌ−この距４を余り大きく
とると、ソースゲート間、或いはドレイン−ゲート間容
量が多くγＣつで特性的に好ましくない。尚、上記第１
の絶縁層（４）の厚みはトンネル効果が交配的な電導領
域より大である２００Ａ以りで十分である。（６）はこ
のフローディングゲート（５Ｊ ｋ Ｌ−設（士られた
第２の絶縁層である窒化シリコン層、（７ノリ該窒化シ
リコン層（６）上Ｃ二股けられたゲート′礪隠。
（３１、＋９Ｊは夫々上記ソース領域（２）、ドレイン
領域（６）−：連ったソース、ドレイン各４層である。
領域（６）−：連ったソース、ドレイン各４層である。
（ｌ□はフィールド酸化模で１記第１の絶縁層を構［戎
している酸化シリコンＰ＃Ｊｉ４１よりは膜厚穴で４０
００，４以上の厚みを有している。
している酸化シリコンＰ＃Ｊｉ４１よりは膜厚穴で４０
００，４以上の厚みを有している。
断る構成のメモリセルの場合、情報の書き込みはゲート
′屓極（７）と２ ソース、ドレイン−爪付バ２ン。
′屓極（７）と２ ソース、ドレイン−爪付バ２ン。
＋３）、（１）との聞（二４０１’の電位差を与えて行
うが。
うが。
その書き込まれた内容を消去するには、ゲート電極（７
）をアースし、ソース、ドレインｂｌｊ領瞳（２，（６
〕即ちフローティングゲート（５）と重なり合った部分
を有する領域に、ソース、ダレイン１Ｉｌｌｌ領’ｄ（
２） 、 （３）と基板（１）との闇のＰＮ接合のアノ
＜今ンンエ破壊電圧より低い一２０Ｖの４千を１−１７
加する。七の結果電子がソース領域（２）、或いはドレ
イン領域１６ノからフローテイングゲー） （５）へ注
入されるｌ↓Ｃ：依って書き込み内容が消去される。こ
の消去メカニズムを更に計１．＜説明すると、上述の′
市１Ｆを印加した時のゲート電極（７）と、フローティ
ングゲート（５）と・ソース、ドレイン領域ｆ２１ 、
（３）と、の闇の電位分布伏賄ま第２図に不す如く、
ゲート電ＩＷｉ （７）ｔｔ、Ｖ−フローティングゲー
ト（５〕は書き込み時に４子が放出されてしまっている
ので正に帯電しており、杓子１０Ｖの電位を示し、ソー
ス、ドレイン領域（２）。
）をアースし、ソース、ドレインｂｌｊ領瞳（２，（６
〕即ちフローティングゲート（５）と重なり合った部分
を有する領域に、ソース、ダレイン１Ｉｌｌｌ領’ｄ（
２） 、 （３）と基板（１）との闇のＰＮ接合のアノ
＜今ンンエ破壊電圧より低い一２０Ｖの４千を１−１７
加する。七の結果電子がソース領域（２）、或いはドレ
イン領域１６ノからフローテイングゲー） （５）へ注
入されるｌ↓Ｃ：依って書き込み内容が消去される。こ
の消去メカニズムを更に計１．＜説明すると、上述の′
市１Ｆを印加した時のゲート電極（７）と、フローティ
ングゲート（５）と・ソース、ドレイン領域ｆ２１ 、
（３）と、の闇の電位分布伏賄ま第２図に不す如く、
ゲート電ＩＷｉ （７）ｔｔ、Ｖ−フローティングゲー
ト（５〕は書き込み時に４子が放出されてしまっている
ので正に帯電しており、杓子１０Ｖの電位を示し、ソー
ス、ドレイン領域（２）。
（３）は−２０Ｖとなっている。しかもこの時、フロー
ティングゲート（５）とソース、ドレイン各領域（２）
（３棲は・俊化シリコンＪ苫（４）を介して互に車なり
合っ”’ｃ イルも二ノーｃ、そのｆ且１（り合った昌
１Ｓ分でＦｏｗｌｅｒＮθｒｄｈｅ−トンネル現象が発
住し、ソース、ドレイン両領域＋２） 、 （５）から
酸化シリコン層（４）を介してフローディングゲート（
５）に電子が注入され、該ゲート（５）の′重荷が除去
されて書き込み内容が消去されろう 一方、このような構成を有−Ｃるメモリの１ｍ図を第３
図に示す。第１図と同様に−（１）は基板、（２）（３
）はソース、１ルイン各領域、（４）は２００Ａ程関の
厚みの酸化シリコン１良で、ソース、ドレイン両領域＋
２＋＋３＋に跨って延在している。また（５）はフロー
ティングゲートで、酸化シリコン膜（４）上であって酸
化シリコン＠（４）と同様にソース、ドレイン両頭ｊ３
［１＋２１＋３１に跨って延在している。
ティングゲート（５）とソース、ドレイン各領域（２）
（３棲は・俊化シリコンＪ苫（４）を介して互に車なり
合っ”’ｃ イルも二ノーｃ、そのｆ且１（り合った昌
１Ｓ分でＦｏｗｌｅｒＮθｒｄｈｅ−トンネル現象が発
住し、ソース、ドレイン両領域＋２） 、 （５）から
酸化シリコン層（４）を介してフローディングゲート（
５）に電子が注入され、該ゲート（５）の′重荷が除去
されて書き込み内容が消去されろう 一方、このような構成を有−Ｃるメモリの１ｍ図を第３
図に示す。第１図と同様に−（１）は基板、（２）（３
）はソース、１ルイン各領域、（４）は２００Ａ程関の
厚みの酸化シリコン１良で、ソース、ドレイン両領域＋
２＋＋３＋に跨って延在している。また（５）はフロー
ティングゲートで、酸化シリコン膜（４）上であって酸
化シリコン＠（４）と同様にソース、ドレイン両頭ｊ３
［１＋２１＋３１に跨って延在している。
ところが貼る溝１戎に於て上記した如く、ゲート電極（
７）と基板（１）やソース、トルイン各領域＋２１ ＋
３１との間に′電界を印加して書き込み消去を行わしめ
ると、第３図の矢印４でネオフローディングゲート（５
１の頂部で漏電現象がｅり易くなり、結果的に注入電荷
の保持’）＋Ｆ性−即ちメモリ機能Ｉハ劣化を来す事と
なる。
７）と基板（１）やソース、トルイン各領域＋２１ ＋
３１との間に′電界を印加して書き込み消去を行わしめ
ると、第３図の矢印４でネオフローディングゲート（５
１の頂部で漏電現象がｅり易くなり、結果的に注入電荷
の保持’）＋Ｆ性−即ちメモリ機能Ｉハ劣化を来す事と
なる。
このような点（二鑑み１本発明に１５ては第４図を二示
す如く、ゲート′慰極（７）と基板（１）やソース、ド
レイン各領域＋２１ ＋３１との聞に電界を印加した際
に漏電現象が起り易くなるフローティングゲート＋５１
の頂部ｑａ・・・を欠除セしめている。このようにフロ
ーティングゲート（５）の頂部を欠除せしめる事に依っ
て７０−ティングゲート（５）への電荷の注入、枚用を
繰り返してもフローティングゲート＋５１からの４４ｉ
Ｊの漏電現象が排除されフローティングゲートへ注入し
た電荷が失われ、メモリ機能の劣化を防１ｈ’−ｆる事
が出来る。
す如く、ゲート′慰極（７）と基板（１）やソース、ド
レイン各領域＋２１ ＋３１との聞に電界を印加した際
に漏電現象が起り易くなるフローティングゲート＋５１
の頂部ｑａ・・・を欠除セしめている。このようにフロ
ーティングゲート（５）の頂部を欠除せしめる事に依っ
て７０−ティングゲート（５）への電荷の注入、枚用を
繰り返してもフローティングゲート＋５１からの４４ｉ
Ｊの漏電現象が排除されフローティングゲートへ注入し
た電荷が失われ、メモリ機能の劣化を防１ｈ’−ｆる事
が出来る。
本発明は以上の説明から明らかな如く、フローティング
ゲートの１頁部を欠除せしめているので。
ゲートの１頁部を欠除せしめているので。
メモリへの情報の書き込み、消去を繰り返してもメモリ
１愛能が害われる事がなく、結果的（ニーき込み一消去
回数の増大を図る事が出来る。
１愛能が害われる事がなく、結果的（ニーき込み一消去
回数の増大を図る事が出来る。
第１図はフローティングゲート型半導体メモリの断面図
、第２図は七の′シ位分市図、第３図は半導体メモリの
上曲刃、第４図は本発明イニ係る半導体メモリの上曲刃
で島って、ｊ９１１３）はソース、ドレインｌｉｄ、＋
４ｉは絶諜膜、＋５）はフローティングゲート、を夫々
示しているう
、第２図は七の′シ位分市図、第３図は半導体メモリの
上曲刃、第４図は本発明イニ係る半導体メモリの上曲刃
で島って、ｊ９１１３）はソース、ドレインｌｉｄ、＋
４ｉは絶諜膜、＋５）はフローティングゲート、を夫々
示しているう
Claims (1)
- （１） 半導体基板−第１の絶譬模−フローティング
ゲートー第２の絶縁喚−ゲート電庵、構造を有する半導
体不揮発性メモリに於て、ｈ記第１の絶縁膜を上記半導
体基板に設けたソース、ドレイン各領域に跨つ工延在せ
しめると共に、該第１の絶縁膜１に局しくソース、ドレ
イン両領域に跨って漏電を排除した事を特徴とする半導
体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186578A JPS5887877A (ja) | 1981-11-19 | 1981-11-19 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186578A JPS5887877A (ja) | 1981-11-19 | 1981-11-19 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887877A true JPS5887877A (ja) | 1983-05-25 |
Family
ID=16190984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56186578A Pending JPS5887877A (ja) | 1981-11-19 | 1981-11-19 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720323A (en) * | 1984-12-07 | 1988-01-19 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157291A (ja) * | 1974-09-20 | 1976-05-19 | Siemens Ag | |
| JPS5548973A (en) * | 1978-09-30 | 1980-04-08 | Toshiba Corp | Semiconductor memory device |
-
1981
- 1981-11-19 JP JP56186578A patent/JPS5887877A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157291A (ja) * | 1974-09-20 | 1976-05-19 | Siemens Ag | |
| JPS5548973A (en) * | 1978-09-30 | 1980-04-08 | Toshiba Corp | Semiconductor memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720323A (en) * | 1984-12-07 | 1988-01-19 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
| US4768080A (en) * | 1984-12-07 | 1988-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device having floating and control gates |
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