JPS61123167A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61123167A JPS61123167A JP59243305A JP24330584A JPS61123167A JP S61123167 A JPS61123167 A JP S61123167A JP 59243305 A JP59243305 A JP 59243305A JP 24330584 A JP24330584 A JP 24330584A JP S61123167 A JPS61123167 A JP S61123167A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路に関し、特に半導体メモリや半
導体ロジックなどに用いられる半導体集積回路に関する
。
導体ロジックなどに用いられる半導体集積回路に関する
。
従来よりこの種半導体集積回路においては、電源投入時
（特に電源が寸断されて再び投入されたような時）にお
いて、回路各部の節点（所謂ノード）に不要なチャージ
が入ってしまったり残っていることがある。
（特に電源が寸断されて再び投入されたような時）にお
いて、回路各部の節点（所謂ノード）に不要なチャージ
が入ってしまったり残っていることがある。
このような場合にはそのチャージが回路のイニシャライ
ズに対して障害となり、以後の回路動作が正常に行われ
ないことがあるという問題点があった。
ズに対して障害となり、以後の回路動作が正常に行われ
ないことがあるという問題点があった。
本発明は上記問題点にかんがみなされたもので、該回路
節点に存在する不要なチャージを電源投入時のみ抜くと
いう着想にもとづいて、電源投入時において該回路節点
の電位を一旦基準電位に設定し、回路の正常なイニシャ
ライズを確実を行わせるようにしたものである。
節点に存在する不要なチャージを電源投入時のみ抜くと
いう着想にもとづいて、電源投入時において該回路節点
の電位を一旦基準電位に設定し、回路の正常なイニシャ
ライズを確実を行わせるようにしたものである。
本発明によれば、電源が投入されたことを検知する信号
を発生する手段と、該検知信号にもとづいて電源投入時
、所定の回路節点に存在する不要なチャージを抜いて該
回路節点の電位を一旦基準電位に設定する手段とを具備
する、半導体集積回路が提供される。
を発生する手段と、該検知信号にもとづいて電源投入時
、所定の回路節点に存在する不要なチャージを抜いて該
回路節点の電位を一旦基準電位に設定する手段とを具備
する、半導体集積回路が提供される。
上記本発明の構成によれば、電源が投入されたことを検
知する信号にもとづいて、電源投入時に所定の回路節点
に存在する不要なチャージを抜くことができ、それによ
って該回路節点の電位が一旦基準電位に設定され、電源
投入時における回路の正常なイニシャライズが確実に行
われる。
知する信号にもとづいて、電源投入時に所定の回路節点
に存在する不要なチャージを抜くことができ、それによ
って該回路節点の電位が一旦基準電位に設定され、電源
投入時における回路の正常なイニシャライズが確実に行
われる。
第１図は、本発明にかかる半導体集積回路の１実施例と
して、電源投入時に所定の回路節点（ノード）Ｎφの不
要なチャージを抜いて該回路節点Ｎφの電位を一旦基準
電位に設定する回路の１例を示している。
して、電源投入時に所定の回路節点（ノード）Ｎφの不
要なチャージを抜いて該回路節点Ｎφの電位を一旦基準
電位に設定する回路の１例を示している。
該図に示されるように、電源Ｖｃｃ（通常５Ｖ）側とｖ
ｓｓ（通常アース電位）側との間には、コンデンサ３
（通常はＭＯＳトランジスタのゲートとソース・ドレイ
ン間で形成される）と、そのゲートがＶＣＣ側に接続さ
れたＭＯＳトランジスタ２とが直列に接続されており、
また上記回路節点Ｎφと３ｉＶｓｓとの間には、該コン
デンサ３と該ＭＯＳトランジスタ２との接続点Ｎｌにそ
のゲートが接続されたＭＯ３Ｉ−ランジスタｌが接続さ
れる。
ｓｓ（通常アース電位）側との間には、コンデンサ３
（通常はＭＯＳトランジスタのゲートとソース・ドレイ
ン間で形成される）と、そのゲートがＶＣＣ側に接続さ
れたＭＯＳトランジスタ２とが直列に接続されており、
また上記回路節点Ｎφと３ｉＶｓｓとの間には、該コン
デンサ３と該ＭＯＳトランジスタ２との接続点Ｎｌにそ
のゲートが接続されたＭＯ３Ｉ−ランジスタｌが接続さ
れる。
この回路において電源が投入されると、コンデフサ３に
よりＶＣＣ側に容量結合されたＮ１点の電位は、第３図
に示すように該電源電圧ＶＣＣの立ち上りに伴って一旦
上昇し、それによってトランジスタ１のゲート電位がハ
イレベルとなって該トランジスタ１が導通し、節点Ｎφ
のチャージを抜く。
よりＶＣＣ側に容量結合されたＮ１点の電位は、第３図
に示すように該電源電圧ＶＣＣの立ち上りに伴って一旦
上昇し、それによってトランジスタ１のゲート電位がハ
イレベルとなって該トランジスタ１が導通し、節点Ｎφ
のチャージを抜く。
このため節点Ｎφの電位は第３図に示すように次第に低
下してＱｖに達し、回路のイニシャライズが行われる。
下してＱｖに達し、回路のイニシャライズが行われる。
一方トランジスタ２のゲート電位も次第にハイレベルと
なってトランジスタ２も導通ずる。この場合トランジス
タ２と°して、適当な値の電流が流れるものを選ぶこと
によって、該Ｎ１点と該■、。
なってトランジスタ２も導通ずる。この場合トランジス
タ２と°して、適当な値の電流が流れるものを選ぶこと
によって、該Ｎ１点と該■、。
間には所定の値の抵抗がつながれているのと等価になり
、該Ｎ１点は該抵抗を通して該ＶＳＳ側すなわち負側に
充電されることになり、該Ｎ、点の電位は往々にＯｖま
で降下する。このようにして該Ｎ１点の電位を、回路の
通常動作が始まるまでに、該トランジスタ１のスレッシ
エホールド電圧以下となるようにしておけば、通常動作
時における該節点Ｎφに対する悪影響はなくなる。
、該Ｎ１点は該抵抗を通して該ＶＳＳ側すなわち負側に
充電されることになり、該Ｎ、点の電位は往々にＯｖま
で降下する。このようにして該Ｎ１点の電位を、回路の
通常動作が始まるまでに、該トランジスタ１のスレッシ
エホールド電圧以下となるようにしておけば、通常動作
時における該節点Ｎφに対する悪影響はなくなる。
第２図は、本発明にかかる半導体集積回路の別の実施例
を示すもので、第１図に示されるようにトランジスタ２
のゲートをＶＣＣ側に直接接続する代りに、該トランジ
スタ２のゲートと該ＶＣＣ間に更にそのゲートがＮｉ
Ｖ ｃｃ側に接続されたトランジスタ４が付加されてお
り、これによって電源投入後の通常動作時において電源
電圧ＶＣＣが変動して定常値（５■）より更に上昇した
ような場合には、上述した電源投入時におけるような節
点Ｎφにおけるチャージを抜く動作が行われないように
される。
を示すもので、第１図に示されるようにトランジスタ２
のゲートをＶＣＣ側に直接接続する代りに、該トランジ
スタ２のゲートと該ＶＣＣ間に更にそのゲートがＮｉ
Ｖ ｃｃ側に接続されたトランジスタ４が付加されてお
り、これによって電源投入後の通常動作時において電源
電圧ＶＣＣが変動して定常値（５■）より更に上昇した
ような場合には、上述した電源投入時におけるような節
点Ｎφにおけるチャージを抜く動作が行われないように
される。
すなわち第２図に示される回路において先ず電源が投入
された場合には、コンデンサ３によりＶｃｅ側に容量結
合されたＮ８点の電位は、第４図に示すように該電源電
圧ＶＣＣの立ち上りに伴って一旦上昇し、それによって
トランジスタＩのゲート電位がハイレベルとなって該ト
ランジスタ１が導通し、節点Ｎφのチャージを抜く。こ
のため節点Ｎφの電位は第４図に示すように次第に低下
してＯｖに達し、回路がイニシャライズされることは第
１図に示される回路と同様である。
された場合には、コンデンサ３によりＶｃｅ側に容量結
合されたＮ８点の電位は、第４図に示すように該電源電
圧ＶＣＣの立ち上りに伴って一旦上昇し、それによって
トランジスタＩのゲート電位がハイレベルとなって該ト
ランジスタ１が導通し、節点Ｎφのチャージを抜く。こ
のため節点Ｎφの電位は第４図に示すように次第に低下
してＯｖに達し、回路がイニシャライズされることは第
１図に示される回路と同様である。
ただし第２図に示されるものにおいては、トランジスタ
２のゲートとトランジスタ４との接続点Ｎ２の電位がほ
ぼ（Ｖ ｃｃ −Ｖ’ＴＨ） （ただし■Ｔ）Ｉは上
記各トランジスタ２および４のスレッシェホールド電圧
〕となるため、該電源電圧ＶＣＣがほぼ２ＶＴＮ以上に
なると該トランジスタ２が導通し、該Ｎ６点の電位は該
トランジスタ２を流れる電流によって放電されてＯｖま
で降下しくこの場合比較的急速に降下するようにトラン
ジスタ２の特性を選ぶ）トランジスタ１はオフとなる。
２のゲートとトランジスタ４との接続点Ｎ２の電位がほ
ぼ（Ｖ ｃｃ −Ｖ’ＴＨ） （ただし■Ｔ）Ｉは上
記各トランジスタ２および４のスレッシェホールド電圧
〕となるため、該電源電圧ＶＣＣがほぼ２ＶＴＮ以上に
なると該トランジスタ２が導通し、該Ｎ６点の電位は該
トランジスタ２を流れる電流によって放電されてＯｖま
で降下しくこの場合比較的急速に降下するようにトラン
ジスタ２の特性を選ぶ）トランジスタ１はオフとなる。
したがって電源電圧ＶＣＣが２ＶＴＨ以上に上昇した場
合には該Ｎ１点の電位はそれ以上上昇することがなく、
したがって通常動作時において、第４図に示すように、
該電源電圧が変動して定常値（５ｖ）以上に上昇したよ
うな場合には、該Ｎ１点の電位が上昇してトランジスタ
１が導通することはないので、節点Ｎφに対して悪影響
を及ぼすことはない。
合には該Ｎ１点の電位はそれ以上上昇することがなく、
したがって通常動作時において、第４図に示すように、
該電源電圧が変動して定常値（５ｖ）以上に上昇したよ
うな場合には、該Ｎ１点の電位が上昇してトランジスタ
１が導通することはないので、節点Ｎφに対して悪影響
を及ぼすことはない。
次に上述した本発明回路が実際に適用される応用例につ
いて第５図乃至第１２図を用いて説明する。
いて第５図乃至第１２図を用いて説明する。
ところで第５図に示される回路は、外部入力信号の短い
パルスに対して、ある目的で幅の決まった信号Ｔｏを出
力するための回路（通常バッファ回路という）である。
パルスに対して、ある目的で幅の決まった信号Ｔｏを出
力するための回路（通常バッファ回路という）である。
このような回路は、半導体メモリ集積回路や半導体ロジ
ック集積回路において、外部入力信号の入力の仕方を簡
略化し、短いパルスを入力しても、ある回路動作、例え
ばメモリの読み出し動作が完了するまでの時間を集積回
路自体で決めるようにするのに存用である。
ック集積回路において、外部入力信号の入力の仕方を簡
略化し、短いパルスを入力しても、ある回路動作、例え
ばメモリの読み出し動作が完了するまでの時間を集積回
路自体で決めるようにするのに存用である。
第６図はこの回路における各部の動作波形を示すもので
、いま電源が投入された状態で、第５図（ａｌに示され
るトランジスタＱ２のゲートに印加される外部入力信号
がハイレベルからロウレベルに変化したとすると、Ａ１
点の電位は第６図に示されるように該外部入力信号をほ
ぼ反転した波形となり、一方Ａ２点の電位は該Ａ１点の
電位の上昇とともに降下する。そして該Ａ２点の電位が
降下した時点で第５図（ｂ）に示されるダイナミック型
バッファ１３の出力信号ＴＯがハイレベルの状態でトラ
ンジスタＱ、のゲートに印加されるため、その後該ＡＩ
点の電位が降下しても該Ａ２点の電位はロウレベルに維
持される。そしてＡ３点の電位は該Ａ２点の電位をほぼ
反転したものとなる。
、いま電源が投入された状態で、第５図（ａｌに示され
るトランジスタＱ２のゲートに印加される外部入力信号
がハイレベルからロウレベルに変化したとすると、Ａ１
点の電位は第６図に示されるように該外部入力信号をほ
ぼ反転した波形となり、一方Ａ２点の電位は該Ａ１点の
電位の上昇とともに降下する。そして該Ａ２点の電位が
降下した時点で第５図（ｂ）に示されるダイナミック型
バッファ１３の出力信号ＴＯがハイレベルの状態でトラ
ンジスタＱ、のゲートに印加されるため、その後該ＡＩ
点の電位が降下しても該Ａ２点の電位はロウレベルに維
持される。そしてＡ３点の電位は該Ａ２点の電位をほぼ
反転したものとなる。
次いで該Ａ３点の電位は第５図（６）に示されるダイナ
ミック型バッファ１１に入力される。該ダイナミック型
バンファ１１乃至１２は、後述するように遅延回路とし
て機能するもので、これにより該ダイナミック型バッフ
ァ１１の人力Ａ３に対し所定時間遅延して出力Ａ４を生
じ、同様にして順次遅延してダイナミック型バッファ１
２の出力側から出力Ｒを生じ、該出力Ｒがダイナミック
型バッファ１３に第１のリセット信号として印加される
。
ミック型バッファ１１に入力される。該ダイナミック型
バンファ１１乃至１２は、後述するように遅延回路とし
て機能するもので、これにより該ダイナミック型バッフ
ァ１１の人力Ａ３に対し所定時間遅延して出力Ａ４を生
じ、同様にして順次遅延してダイナミック型バッファ１
２の出力側から出力Ｒを生じ、該出力Ｒがダイナミック
型バッファ１３に第１のリセット信号として印加される
。
該ダイナミック型バッファ１３には上記第５図（ａ）の
Ａ１点の電位（外部入力信号を反転した）が入力され、
ｆｆｌＡｌ点の電位がハイレベルとなった後所定時間遅
延してハイレベルの出力Ｔｏを生じ、第６図に示すよう
に、該第１のリセット信号Ｒが印加されるまでそのハイ
レベルが持続される。なお該出力Ｔｏがロウレベルとな
ることによって第５図（ａｌのＡ２点の電位がハイレベ
ルになり、該電位Ａ２がダイナミック型バッファ１１乃
至１２のリセット信号およびダイナミック型バッファ１
３の第２のリセット信号として印加され、各ダイナミッ
ク型バッファがイニシャライズされる。
Ａ１点の電位（外部入力信号を反転した）が入力され、
ｆｆｌＡｌ点の電位がハイレベルとなった後所定時間遅
延してハイレベルの出力Ｔｏを生じ、第６図に示すよう
に、該第１のリセット信号Ｒが印加されるまでそのハイ
レベルが持続される。なお該出力Ｔｏがロウレベルとな
ることによって第５図（ａｌのＡ２点の電位がハイレベ
ルになり、該電位Ａ２がダイナミック型バッファ１１乃
至１２のリセット信号およびダイナミック型バッファ１
３の第２のリセット信号として印加され、各ダイナミッ
ク型バッファがイニシャライズされる。
ここで上記ダイナミック型バッファ１１乃至１２は、そ
れぞれ例えば第９図に示されるように構成されるもので
あり、その各部の動作波形は第１０図に示される。該第
１０図から明らかなようにハイレベルの人力信号φｉ
（例えばダイナミック型バッファ１１の人力Ａ３に相当
）を入力させることによって所定時間経過後の出力信号
φ０を生ずるため、これを遅延回路としても用いること
ができる。なお該出力信号φ０ （例えばダイナミック
型バッファ１１の出力Ａ４に相当）は、ハイレベルのリ
セット信号φＲ（例えばダイナミック型バッファ１１の
リセット信号Ａ２に相当）が印加されるまでハイレベル
が維持される。
れぞれ例えば第９図に示されるように構成されるもので
あり、その各部の動作波形は第１０図に示される。該第
１０図から明らかなようにハイレベルの人力信号φｉ
（例えばダイナミック型バッファ１１の人力Ａ３に相当
）を入力させることによって所定時間経過後の出力信号
φ０を生ずるため、これを遅延回路としても用いること
ができる。なお該出力信号φ０ （例えばダイナミック
型バッファ１１の出力Ａ４に相当）は、ハイレベルのリ
セット信号φＲ（例えばダイナミック型バッファ１１の
リセット信号Ａ２に相当）が印加されるまでハイレベル
が維持される。
このダイナミック型バッファはハイレベルの入力信号φ
ｉが印加されるに先立って必ずリセット信号φえをハイ
レベルにすることが必要で、この信号によって第９図に
おけるＢ１点、８４点、８５点の電位はロウレベルに、
一方８２点、８３点の電位がハイレベルにリセットされ
ねばならず、この状態にリセットされた後リセット信号
φ、をロウレベルにし、人力信号φムをハイレベルにす
ると第９同各点の電位が順次第１０図のように変化して
所定時間後に尋出力φ０がえられるものである。
ｉが印加されるに先立って必ずリセット信号φえをハイ
レベルにすることが必要で、この信号によって第９図に
おけるＢ１点、８４点、８５点の電位はロウレベルに、
一方８２点、８３点の電位がハイレベルにリセットされ
ねばならず、この状態にリセットされた後リセット信号
φ、をロウレベルにし、人力信号φムをハイレベルにす
ると第９同各点の電位が順次第１０図のように変化して
所定時間後に尋出力φ０がえられるものである。
更にダイナミック型バッファ１３は一般的には第１１図
のように構成されるものであり、ハイレベルの入力信号
Ａ１を入力させることによって所定時間経過後一定巾の
出力信号Ｔｏを生ずる。そしてハイレベルのリセット信
号Ｒが印加されることによって該出力Ｔｏがロウレベル
となりリセット状態とされるが、電源投入時にはリセッ
ト信号Ａ２によってリセットされるものである。
のように構成されるものであり、ハイレベルの入力信号
Ａ１を入力させることによって所定時間経過後一定巾の
出力信号Ｔｏを生ずる。そしてハイレベルのリセット信
号Ｒが印加されることによって該出力Ｔｏがロウレベル
となりリセット状態とされるが、電源投入時にはリセッ
ト信号Ａ２によってリセットされるものである。
以上のようにして電源投入時には、第５図においてダイ
ナミック型バッファ１３の出力Ｔｏはロウレベルになっ
ているのが通例であるから、そのような場合には第６図
に示すように、第５図のＡ２点の電位に相当するりセン
ト信号Ａ２がハイレベルとなって各ダイナミック型バッ
ファ１１乃至１２および１３のリセットが行われる。そ
して該リセット信号Ａ２をロウレベルにした後、外部入
力信号をロウレベル（すなわち信号Ａｌをハイレベル）
とすれば、以後第５図に示される一連の回路は第６図に
示されるように正常動作し、ダイナミック型バッファ１
１乃至１２で決められた一定巾の出力信号Ｔｏを出力す
る。このように電源投入時第５図の回路が正常動作を行
なうには一旦リセット信号Ａ２により各ハソファをリセ
ットすることが必要である。
ナミック型バッファ１３の出力Ｔｏはロウレベルになっ
ているのが通例であるから、そのような場合には第６図
に示すように、第５図のＡ２点の電位に相当するりセン
ト信号Ａ２がハイレベルとなって各ダイナミック型バッ
ファ１１乃至１２および１３のリセットが行われる。そ
して該リセット信号Ａ２をロウレベルにした後、外部入
力信号をロウレベル（すなわち信号Ａｌをハイレベル）
とすれば、以後第５図に示される一連の回路は第６図に
示されるように正常動作し、ダイナミック型バッファ１
１乃至１２で決められた一定巾の出力信号Ｔｏを出力す
る。このように電源投入時第５図の回路が正常動作を行
なうには一旦リセット信号Ａ２により各ハソファをリセ
ットすることが必要である。
このようにして長い間電源が切れていれば、再び電源を
投入したときには、上記出力信号Ｔｏがロウレベルであ
ることによって第５図の回路は上述した正常動作をする
が、該出力信号Ｔｏがハイレベルの状態で電源が寸断さ
れたようなときには該出力信号ＴＯがハイレベルで残っ
ていることがある。このようなときには第７図に示すよ
うにリセット信号Ａ２がハイレベルとなることがなく、
したがってその後、外部入力信号が現われても（ロウレ
ベルとなっても）第５図の回路は正常動作せず外部入力
信号を複数凹入れても状況は変わらないという不都合を
生ずる。
投入したときには、上記出力信号Ｔｏがロウレベルであ
ることによって第５図の回路は上述した正常動作をする
が、該出力信号Ｔｏがハイレベルの状態で電源が寸断さ
れたようなときには該出力信号ＴＯがハイレベルで残っ
ていることがある。このようなときには第７図に示すよ
うにリセット信号Ａ２がハイレベルとなることがなく、
したがってその後、外部入力信号が現われても（ロウレ
ベルとなっても）第５図の回路は正常動作せず外部入力
信号を複数凹入れても状況は変わらないという不都合を
生ずる。
これに対し、第１２図は、第１１図に示されるような従
来構成のダイナミック型バッファ１３に本発明の回路を
適用して電源投入時その出力信号Ｔｏが必ずロウレベル
になるようにしたものである。
来構成のダイナミック型バッファ１３に本発明の回路を
適用して電源投入時その出力信号Ｔｏが必ずロウレベル
になるようにしたものである。
すなわち第１２図に示されるものにおいては第１１図に
示される従来例に対し、その出力側Ｔ。
示される従来例に対し、その出力側Ｔ。
と、該出力側をチャージアップしようとするＱ４６のゲ
ート（Ｃ４点）にそれぞれトランジスタＱ４８およびＱ
４．（第１図又は第２図に示される本発明回路のトラン
ジスタｌに相当）が接続されており（なお各トランジス
タ４８ 、４９のゲート側Ｎ１は第１図又は第２図のＮ
５点に相当）、これにより前述したようにして電源投入
時出力側ＴＯがハイレベルとなっていても必ず該出力側
ＴＯを一旦ロウレベルにするため（この場合の回路動作
が第８図に示される）、上述した不都合が回避される。
ート（Ｃ４点）にそれぞれトランジスタＱ４８およびＱ
４．（第１図又は第２図に示される本発明回路のトラン
ジスタｌに相当）が接続されており（なお各トランジス
タ４８ 、４９のゲート側Ｎ１は第１図又は第２図のＮ
５点に相当）、これにより前述したようにして電源投入
時出力側ＴＯがハイレベルとなっていても必ず該出力側
ＴＯを一旦ロウレベルにするため（この場合の回路動作
が第８図に示される）、上述した不都合が回避される。
本発明によれば、電源投入時において半導体集積回路の
所定の回路節点に存在する不要なチャージを抜くことが
できるので、該回路節点の電位を一旦基準電位に設定す
ることができ、電源投入時における該回路の正常なイニ
シャライズを確実に行うことができる。
所定の回路節点に存在する不要なチャージを抜くことが
できるので、該回路節点の電位を一旦基準電位に設定す
ることができ、電源投入時における該回路の正常なイニ
シャライズを確実に行うことができる。
第１図は、本発明にかかる半導体集積回路の１実施例を
示す回路図、 第２図は、本発明にかかる半導体集積回路の別の実施例
を示す回路図、 第３図は、第１図の回路の各部の動作波形を示す図、 第４図は、第２図の回路の各部の動作波形を示す図、 第５図（ａｌ 、 （ｂｌは、本発明の半導体集積回路
が実際に適用される１例としてのハソファ回路を示す図
、 第６図は、第５図の回路が電源投入時正常に動作する場
合の各部の動作波形を示す図、第７図は、第５図の回路
において電源投入時出力側がハイレベルのままとなって
いる場合（不都合発生）の各部の動作波形を示す図、 第８図は、第５図の回路に本発明を適用して上記不都合
を回避した場合の各部の動作波形を示す図、 第９図は、第５図の回路におけるダイナミック型バッフ
ァ１１乃至１２の構成例を示す回路図、第１０図は、第
９図の回路の各部の動作波形を示す図、 第１１図は、第５図の回路におけるダイナミック型バッ
ファ１３の従来例を示す回路図、第１２図は、第５図の
回路におけるダイナミノり型バッファ１３に本発明を適
用した場合の１例を示す回路図である。 （符号の説明） １．２．４・・・ＭＯＳトランジスタ、３・・・コンデ
ンサ、 １１ 、１２ 、１３・・・ダイナミ、り型バッファ、
Ｎφ・・・回路節点（ノード）、
示す回路図、 第２図は、本発明にかかる半導体集積回路の別の実施例
を示す回路図、 第３図は、第１図の回路の各部の動作波形を示す図、 第４図は、第２図の回路の各部の動作波形を示す図、 第５図（ａｌ 、 （ｂｌは、本発明の半導体集積回路
が実際に適用される１例としてのハソファ回路を示す図
、 第６図は、第５図の回路が電源投入時正常に動作する場
合の各部の動作波形を示す図、第７図は、第５図の回路
において電源投入時出力側がハイレベルのままとなって
いる場合（不都合発生）の各部の動作波形を示す図、 第８図は、第５図の回路に本発明を適用して上記不都合
を回避した場合の各部の動作波形を示す図、 第９図は、第５図の回路におけるダイナミック型バッフ
ァ１１乃至１２の構成例を示す回路図、第１０図は、第
９図の回路の各部の動作波形を示す図、 第１１図は、第５図の回路におけるダイナミック型バッ
ファ１３の従来例を示す回路図、第１２図は、第５図の
回路におけるダイナミノり型バッファ１３に本発明を適
用した場合の１例を示す回路図である。 （符号の説明） １．２．４・・・ＭＯＳトランジスタ、３・・・コンデ
ンサ、 １１ 、１２ 、１３・・・ダイナミ、り型バッファ、
Ｎφ・・・回路節点（ノード）、
Claims (1)
- １、電源が投入されたことを検知する信号を発生する手
段と、該検知信号にもとづいて電源投入時、所定の回路
節点に存在する不要なチャージを抜いて該回路節点の電
位を一旦基準電位に設定する手段とを具備することを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243305A JPH0656879B2 (ja) | 1984-11-20 | 1984-11-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243305A JPH0656879B2 (ja) | 1984-11-20 | 1984-11-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123167A true JPS61123167A (ja) | 1986-06-11 |
| JPH0656879B2 JPH0656879B2 (ja) | 1994-07-27 |
Family
ID=17101854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243305A Expired - Lifetime JPH0656879B2 (ja) | 1984-11-20 | 1984-11-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656879B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134862A (ja) * | 1988-11-15 | 1990-05-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH05170159A (ja) * | 1991-12-18 | 1993-07-09 | Honda Motor Co Ltd | 自動二輪車の燃料タンク支持構造 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5296831A (en) * | 1976-08-17 | 1977-08-15 | Nec Corp | Memory circuit |
| JPS574616A (en) * | 1980-06-10 | 1982-01-11 | Nec Corp | Power-on resetting circuit |
| JPS5791029A (en) * | 1980-11-27 | 1982-06-07 | Nippon Denso Co Ltd | Power-on reset circuit |
-
1984
- 1984-11-20 JP JP59243305A patent/JPH0656879B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5296831A (en) * | 1976-08-17 | 1977-08-15 | Nec Corp | Memory circuit |
| JPS574616A (en) * | 1980-06-10 | 1982-01-11 | Nec Corp | Power-on resetting circuit |
| JPS5791029A (en) * | 1980-11-27 | 1982-06-07 | Nippon Denso Co Ltd | Power-on reset circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134862A (ja) * | 1988-11-15 | 1990-05-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH05170159A (ja) * | 1991-12-18 | 1993-07-09 | Honda Motor Co Ltd | 自動二輪車の燃料タンク支持構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0656879B2 (ja) | 1994-07-27 |
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