JPS5889855A - バイポ−ラｍｏｓ半導体装置 - Google Patents
バイポ−ラｍｏｓ半導体装置Info
- Publication number
- JPS5889855A JPS5889855A JP56187050A JP18705081A JPS5889855A JP S5889855 A JPS5889855 A JP S5889855A JP 56187050 A JP56187050 A JP 56187050A JP 18705081 A JP18705081 A JP 18705081A JP S5889855 A JPS5889855 A JP S5889855A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- well
- conductivity type
- region
- isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバイポーラ・ＣＭＯ８構造半導体装置に関する
。
。
ＣＭＯ８ＦＥＴ（ＩＩ補形彫金属鹸化物半導体電界効果
トランジスタを在米のバイポーラトランジスタのリニア
回路に組合せた、いわゆるワン・チップバイ・０ＭＯ８
構造にｉいて、０Ｍ０８回路の基本となるＣＭＯＳイン
バータ（第１図を参照）で駆動側となるＮチャンネルＭ
Ｏ８ＦＥＴのバックバイアスは通常ソース電位と同電位
に使用される。
トランジスタを在米のバイポーラトランジスタのリニア
回路に組合せた、いわゆるワン・チップバイ・０ＭＯ８
構造にｉいて、０Ｍ０８回路の基本となるＣＭＯＳイン
バータ（第１図を参照）で駆動側となるＮチャンネルＭ
Ｏ８ＦＥＴのバックバイアスは通常ソース電位と同電位
に使用される。
第２図は第１図のＣＭＯＳインバータに対応する半導体
装置の構造を模型的に示すものであり、 −１はＰ−
１１１ｓｔ基板、２はＮ＋堀込層、ｉはエビ声キシャル
Ｎ−１１８ｉ層、４はＰ＋アイル−シ、 ｙ （分１１
１Ｍ ）、５ハＰ−ウｘｓｚ、 ６ 、６４１Ｐチヤネ
ル儒のソース・ドレインＰ＋領域、７はドレインＰ＋領
域をＮ層３に短絡するためのＮ＋層、８．８は哀チャネ
ル側のソース・ドレインＮ−＋−・領域、９はソースＮ
＋領域をＰウェル５に短絡するためのＰ＋層、Ｇ、、、
Ｇ、は絶縁ゲートである。
装置の構造を模型的に示すものであり、 −１はＰ−
１１１ｓｔ基板、２はＮ＋堀込層、ｉはエビ声キシャル
Ｎ−１１８ｉ層、４はＰ＋アイル−シ、 ｙ （分１１
１Ｍ ）、５ハＰ−ウｘｓｚ、 ６ 、６４１Ｐチヤネ
ル儒のソース・ドレインＰ＋領域、７はドレインＰ＋領
域をＮ層３に短絡するためのＮ＋層、８．８は哀チャネ
ル側のソース・ドレインＮ−＋−・領域、９はソースＮ
＋領域をＰウェル５に短絡するためのＰ＋層、Ｇ、、、
Ｇ、は絶縁ゲートである。
上記したソース電位はイ、ンパータの中で最も低い電位
であるので同図に示すようＫ例えば配線ｌＯを用いてア
イソレージ冒ンＰ＋層４Ｋｍ！続し、１層４を通じて基
板（ＧＮＤ）電位に落としてよい。
であるので同図に示すようＫ例えば配線ｌＯを用いてア
イソレージ冒ンＰ＋層４Ｋｍ！続し、１層４を通じて基
板（ＧＮＤ）電位に落としてよい。
そこでソースとＰウ−エルとを基板に接続するのにさら
に簡便な構造として本願発明による構造が提案された。
に簡便な構造として本願発明による構造が提案された。
本発明の目的とするところはバイポーラ・０ＭＯ８構造
の単純化及びそれに伴なうチップサイズの縮小にある。
の単純化及びそれに伴なうチップサイズの縮小にある。
第３図は本発明によるバイポーラＭＯ８半導体装置の一
実施例の一部断面を示し、［４図は七〇Ａ−Ａ断面が第
３図に対応する拡散）、（ターンを示す平面図であり、
各構成部分の指示記号は第２図における共通の構成部分
と同一の指示記号を用いている。
実施例の一部断面を示し、［４図は七〇Ａ−Ａ断面が第
３図に対応する拡散）、（ターンを示す平面図であり、
各構成部分の指示記号は第２図における共通の構成部分
と同一の指示記号を用いている。
本発明によればＮチャネルＭＯ８ＦＥＴの形成されるＰ
−ウェル５の一側部がアイソレージ曹ンＰ＋層４と重な
るように形成され、とのＰウェル表面にソース拳ドレイ
ンとなるＮ＋領域８．８と、一方のＮ＋領領域ソース）
の一部に重なり Ｐ＋層９はＰウェル５の端まで延びて
アイツレ−シーンＰ＋層と重なるように形成される。Ｎ
＋領領域Ｐ＋層９との表面は共通のＡ１電極によって相
互に短絡される。
−ウェル５の一側部がアイソレージ曹ンＰ＋層４と重な
るように形成され、とのＰウェル表面にソース拳ドレイ
ンとなるＮ＋領域８．８と、一方のＮ＋領領域ソース）
の一部に重なり Ｐ＋層９はＰウェル５の端まで延びて
アイツレ−シーンＰ＋層と重なるように形成される。Ｎ
＋領領域Ｐ＋層９との表面は共通のＡ１電極によって相
互に短絡される。
なお、同図において、アイソレージ曹ンＰ＋層４忙より
分離された他のＮ一層１１の表面にＮＰＮバイポーラト
ランジスタのコレクタとなるＮ＋領域１２、＾−スとな
るＰ領域１−３、工ばツタとなるＮ＋領域１４が形成さ
れている。′以上実施例で述べた本発明では、Ｐ−ウェ
ル５をアイソレージ曹ンＰ＋層４に接続し、Ｎチャネル
ＭＯ８ＦＥＴのソース電極を直接に低電位ＫＩＩ地する
ものであるから、少なくとも第２図で示すよりなＰ−ウ
ェル５とアイソレージ冒ンＰ＋層４との間のＮ″″層か
らなるスペース３Ｊｌが不要であり、その部分だけ分離
されたＮ″″層３の面積を縮少することができ、Ｐ−ウ
ェルとアイソレージ■ンＰ＋層のレイアウト・マージン
をなくすことができる、又、本発明によればＮチャネル
ＭＯ８ＦＥＴのソースの接地のためＫＡＪ配線やアイソ
レータ１フ１層のコンタクトホトエッチが不要であり、
プロセるを追加、変更することな〈実施できる。
分離された他のＮ一層１１の表面にＮＰＮバイポーラト
ランジスタのコレクタとなるＮ＋領域１２、＾−スとな
るＰ領域１−３、工ばツタとなるＮ＋領域１４が形成さ
れている。′以上実施例で述べた本発明では、Ｐ−ウェ
ル５をアイソレージ曹ンＰ＋層４に接続し、Ｎチャネル
ＭＯ８ＦＥＴのソース電極を直接に低電位ＫＩＩ地する
ものであるから、少なくとも第２図で示すよりなＰ−ウ
ェル５とアイソレージ冒ンＰ＋層４との間のＮ″″層か
らなるスペース３Ｊｌが不要であり、その部分だけ分離
されたＮ″″層３の面積を縮少することができ、Ｐ−ウ
ェルとアイソレージ■ンＰ＋層のレイアウト・マージン
をなくすことができる、又、本発明によればＮチャネル
ＭＯ８ＦＥＴのソースの接地のためＫＡＪ配線やアイソ
レータ１フ１層のコンタクトホトエッチが不要であり、
プロセるを追加、変更することな〈実施できる。
本発明はバイポー２０ＭＯ８構造の半導体装置に通用し
て効果がある。
て効果がある。
１１１図はＣＭＯＳインバータをあらゎす回路図、−第
２図は蒙１図に対応するインバータをバイポーラＩＣに
組み込んだ構造を示す正面断斜面図、第３図は本発明に
よるバイポーラＣＭＯ８半導体装置の一例を示す正面断
面図、第４図はそのＡ−Ａ断面が第３図に対応する拡散
パターンの平面図である。 １・・・Ｐ”−１１ｓｉ基板、２・・・Ｎ＋堀込層、３
・・・エピタキシャルＮ−層、４・・・アイソレージ、
ンｐ＋層、５・・Ｐ″″″ウエル・・・ＰチャネルＭＯ
８ＦＥＴのソース・ドレインＰ＋層、７・・・Ｎ”層、
８・・・ＮチャネルＭＯ８ＦＥＴのソース・ドレインＰ
＋層、９・・・Ｐ＋層、１０・・・ＡＪ配線、１１・・
・Ｎ一層、１２・・・バイポーラＮＰＮ）ランジスタの
コレクタＮ＋［１３・・・同ヘースＰ層、１４・・・同
工ｉツタＮ＋層。 代理人 弁理士 薄 １）利 幸７２．．Ｅ入第
１ 図 第 ２ 図 第 ４ 図 ｌ
２図は蒙１図に対応するインバータをバイポーラＩＣに
組み込んだ構造を示す正面断斜面図、第３図は本発明に
よるバイポーラＣＭＯ８半導体装置の一例を示す正面断
面図、第４図はそのＡ−Ａ断面が第３図に対応する拡散
パターンの平面図である。 １・・・Ｐ”−１１ｓｉ基板、２・・・Ｎ＋堀込層、３
・・・エピタキシャルＮ−層、４・・・アイソレージ、
ンｐ＋層、５・・Ｐ″″″ウエル・・・ＰチャネルＭＯ
８ＦＥＴのソース・ドレインＰ＋層、７・・・Ｎ”層、
８・・・ＮチャネルＭＯ８ＦＥＴのソース・ドレインＰ
＋層、９・・・Ｐ＋層、１０・・・ＡＪ配線、１１・・
・Ｎ一層、１２・・・バイポーラＮＰＮ）ランジスタの
コレクタＮ＋［１３・・・同ヘースＰ層、１４・・・同
工ｉツタＮ＋層。 代理人 弁理士 薄 １）利 幸７２．．Ｅ入第
１ 図 第 ２ 図 第 ４ 図 ｌ
Claims (1)
- １ １１１１導電型半導体基板上に第２導電型半導体゛
層を形成し、この第２導電聾半導体層の一区域な一他区
域から電気的に分離する第１導電型分離層を形成し、分
離さ蝉た第２導電型半導体層表面の一部に第１導電型ウ
エルを形成し、この第１導電型ウェル表面ＫＭＯ８電界
効果トランジスタを形成したバイポーラＭＯ８半導体装
置において、上記ｔ４１導電型ウェルの一部を槁１導電
型−分離層と重ねることによってこのウェル表面に形成
された一Ｍｏ ’ｉ 電界効果トランかス）のバックパ
イ、アス電位を第１４１型基板と同電位に落したことを
特徴とするバイポーラＭＯ８半導体装ｔ６
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187050A JPS5889855A (ja) | 1981-11-24 | 1981-11-24 | バイポ−ラｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187050A JPS5889855A (ja) | 1981-11-24 | 1981-11-24 | バイポ−ラｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5889855A true JPS5889855A (ja) | 1983-05-28 |
Family
ID=16199292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187050A Pending JPS5889855A (ja) | 1981-11-24 | 1981-11-24 | バイポ−ラｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196460A (ja) * | 1989-01-25 | 1990-08-03 | Nec Corp | Ｃｍｏｓトランジスタ |
| US5442219A (en) * | 1992-05-18 | 1995-08-15 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Semiconductor device for controlling electric power |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128517A (ja) * | 1974-09-03 | 1976-03-10 | Nippon Kokan Kk |
-
1981
- 1981-11-24 JP JP56187050A patent/JPS5889855A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128517A (ja) * | 1974-09-03 | 1976-03-10 | Nippon Kokan Kk |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196460A (ja) * | 1989-01-25 | 1990-08-03 | Nec Corp | Ｃｍｏｓトランジスタ |
| US5442219A (en) * | 1992-05-18 | 1995-08-15 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Semiconductor device for controlling electric power |
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