JPS5890728A - 半導体ウエファ上の位置合せ用マ−クの製法 - Google Patents
半導体ウエファ上の位置合せ用マ−クの製法Info
- Publication number
- JPS5890728A JPS5890728A JP56188654A JP18865481A JPS5890728A JP S5890728 A JPS5890728 A JP S5890728A JP 56188654 A JP56188654 A JP 56188654A JP 18865481 A JP18865481 A JP 18865481A JP S5890728 A JPS5890728 A JP S5890728A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- alignment mark
- regions
- mask
- mask layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
半導体ウェファの主面を所豐のパターンに加工したり、
半導体クエ７７内に所定のパターンを有する半導体領域
を形成したり、半導体ウェファ上に所要のパターンを有
する所要の層を形成したりする場合、半導体ウェファ上
に所要のパターンを有するマスクが形成される。このマ
スクは、通常、このマスクとなる材料層を半導体ウェフ
ァ上に形成し、その材料層上に７オトレジスト層を形成
し、そのフォトレジスト層に対し所要のパターンを有す
る露光用マスクを用いての旙光をなし、次にその露光さ
れたフォトレジス’ｔ）−に対し現像処理をなしてその
フォトレジスト層による所要のパターンを有する１スク
を形成し、然る后そのマスクをマスクとせる上述せる材
料層に対するエツチング処理をなすことにより得たり、
上述せるマスクとなる材料層をフォトレジスト層とし、
そのフォトレジスト層に対し所要のパターンを有する露
光用マスクを用いての露光をなし、然る后その露光され
たフォトレジスト層に対するｆＡ儂処逃場なすことによ
り得たりし得る。
半導体クエ７７内に所定のパターンを有する半導体領域
を形成したり、半導体ウェファ上に所要のパターンを有
する所要の層を形成したりする場合、半導体ウェファ上
に所要のパターンを有するマスクが形成される。このマ
スクは、通常、このマスクとなる材料層を半導体ウェフ
ァ上に形成し、その材料層上に７オトレジスト層を形成
し、そのフォトレジスト層に対し所要のパターンを有す
る露光用マスクを用いての旙光をなし、次にその露光さ
れたフォトレジス’ｔ）−に対し現像処理をなしてその
フォトレジスト層による所要のパターンを有する１スク
を形成し、然る后そのマスクをマスクとせる上述せる材
料層に対するエツチング処理をなすことにより得たり、
上述せるマスクとなる材料層をフォトレジスト層とし、
そのフォトレジスト層に対し所要のパターンを有する露
光用マスクを用いての露光をなし、然る后その露光され
たフォトレジスト層に対するｆＡ儂処逃場なすことによ
り得たりし得る。
所で、斯＜露光用マスクを用いて半導体ウェファ上に所
要のパターンを有するマスクを形成する場合、半導体ク
エファと露光用マスクとの間の相対的位置合せを要し、
この為半導体ウェファ上に位置合せ用マークが必要とさ
れる。
要のパターンを有するマスクを形成する場合、半導体ク
エファと露光用マスクとの間の相対的位置合せを要し、
この為半導体ウェファ上に位置合せ用マークが必要とさ
れる。
本発明は、斯る必要の為の半導体ウェファ上の位置合せ
用マーク及びその製法に関する。
用マーク及びその製法に関する。
斯種半導体ウェファ上の位置合せ用マークとして従来、
半導体クエファに附された酸化膜の端部を位置合せ用マ
ークとせるもの、半導体ウェファに施された溝を位置合
せ用マークとせるもの、半導体ウェファに穿設せる貫通
孔を位置合せ用マークとせるもの等が提案されている０
然し乍ら、位置合せ用マークが、半導体ウェファに附さ
れた酸化膜の端部を位置合せ用マークとせるもの、半導
体ウェファに施された溝を位置合せ用マークとせるもの
としている場合、半導体ウェファ上に露光用マスクを用
いて所要のパターンを有するマスクを形成する前に、半
導体ウェファに半導体膜や金属膜等が形成されたり、半
導体ウェファに対する熱酸化処理、エツチング処理等が
なされたりした場合、位置合せ用マークが損傷したり、
位置合せ用マークのコントラストが低下して８／Ｎの劣
化せる位置合せ用マーりとなったりする欠点を有してい
た。
半導体クエファに附された酸化膜の端部を位置合せ用マ
ークとせるもの、半導体ウェファに施された溝を位置合
せ用マークとせるもの、半導体ウェファに穿設せる貫通
孔を位置合せ用マークとせるもの等が提案されている０
然し乍ら、位置合せ用マークが、半導体ウェファに附さ
れた酸化膜の端部を位置合せ用マークとせるもの、半導
体ウェファに施された溝を位置合せ用マークとせるもの
としている場合、半導体ウェファ上に露光用マスクを用
いて所要のパターンを有するマスクを形成する前に、半
導体ウェファに半導体膜や金属膜等が形成されたり、半
導体ウェファに対する熱酸化処理、エツチング処理等が
なされたりした場合、位置合せ用マークが損傷したり、
位置合せ用マークのコントラストが低下して８／Ｎの劣
化せる位置合せ用マーりとなったりする欠点を有してい
た。
又位置合せ用マークが、半導体ウェファに穿設せる貫通
孔を位置合せ用マークとせるものとしている場合、半導
体ウェファに露光用マスクを用いて所要のパターンを有
するマスクを形成する帥に上述せる処理をなした場合、
その位置合せ用マークとしての貫通孔が他の材料によっ
て埋れたり、貫通孔の端が欠損したりして８７Ｎの劣化
せる位置合せ用マークとなる欠点を有していた。
孔を位置合せ用マークとせるものとしている場合、半導
体ウェファに露光用マスクを用いて所要のパターンを有
するマスクを形成する帥に上述せる処理をなした場合、
その位置合せ用マークとしての貫通孔が他の材料によっ
て埋れたり、貫通孔の端が欠損したりして８７Ｎの劣化
せる位置合せ用マークとなる欠点を有していた。
依って本発明は上述せる欠点のない斯極牛導体ウェファ
上の位置合せ用マーク及びその製法を提案せんとするも
ので、以下峰述する所より明らかとなるであろう。
上の位置合せ用マーク及びその製法を提案せんとするも
ので、以下峰述する所より明らかとなるであろう。
第１図及び第２３図は本発明による半導体ウェファ上の
位置合せ用マークの一例を示し、半導体ウーエ７ア１の
主面２上の所定の位置番こ、円弧状断面を肩する多数の
黴小窪み６の配列されてなる少くとも２つの第１及び第
２の領域４及び５が、それ等間に直線状に延長せる平ら
な面６直線状に瞬接して延長しているものである。
位置合せ用マークの一例を示し、半導体ウーエ７ア１の
主面２上の所定の位置番こ、円弧状断面を肩する多数の
黴小窪み６の配列されてなる少くとも２つの第１及び第
２の領域４及び５が、それ等間に直線状に延長せる平ら
な面６直線状に瞬接して延長しているものである。
以上が本発明による半導体ウェファ上の位置合せ用マー
クの一例構成であるが、斯る構成を有する位置決め用！
−りは、第５図につ龜以下述べる様にして製るこをがで
きるものである。
クの一例構成であるが、斯る構成を有する位置決め用！
−りは、第５図につ龜以下述べる様にして製るこをがで
きるものである。
即ち予め得られた半導体クエ７ア１ （ｌｉ５図人）の
主面２上に、例えは熱酸化膜、窒化膜等のマスク材層２
１をそれ自体は公知の方法によって例えばｓ ｏ ｏ
ｏｎの厚さに形成しく第５図Ｂ）、次にそのマスク材層
２１上に多数の微小窓２２の配列されてなる少くとも２
つの第１及び＃Ｉ２のマスク層部２５及び２４が直朦状
に延長せる部２５を残した関係で配されてなるパターン
を有するフォトレジスト材でなるエツチング用マスク層
２６を、それ自体は公知の７オトリングラフイ法によっ
て形成する（第５図０）。
主面２上に、例えは熱酸化膜、窒化膜等のマスク材層２
１をそれ自体は公知の方法によって例えばｓ ｏ ｏ
ｏｎの厚さに形成しく第５図Ｂ）、次にそのマスク材層
２１上に多数の微小窓２２の配列されてなる少くとも２
つの第１及び＃Ｉ２のマスク層部２５及び２４が直朦状
に延長せる部２５を残した関係で配されてなるパターン
を有するフォトレジスト材でなるエツチング用マスク層
２６を、それ自体は公知の７オトリングラフイ法によっ
て形成する（第５図０）。
次にこのエツチング用マスク層２６をマスクとせるマス
ク材層２１に対するエツチング処理により、マスク材層
２１によって形成された、エツチング用マスク層２６化
対応せる、多数の微小窓２７の配列されてなる菖１及び
第２のマスフ層部２８及び２９が直線状に延長せる部５
０を残した関係で配列されてなるパターンを有するエツ
チング用マスク層５１を形成し、次でマスク層２６を除
去する（第３図Ｄ）。
ク材層２１に対するエツチング処理により、マスク材層
２１によって形成された、エツチング用マスク層２６化
対応せる、多数の微小窓２７の配列されてなる菖１及び
第２のマスフ層部２８及び２９が直線状に延長せる部５
０を残した関係で配列されてなるパターンを有するエツ
チング用マスク層５１を形成し、次でマスク層２６を除
去する（第３図Ｄ）。
次にエツチング用マスク層５１をマスクとせる半導庫ウ
ェファ１に対する等吉凶エツチング処理としてのプラズ
マエツチング逃場をなし、斯（て第１図及びＩ！２図に
て上述せる位置合せ用マークを形成しくＪＩ３図Ｅ）、
然る后マスク層５１を半導体ウェファ１上より除去し、
斯くて目的とせる第１図及び第２図に示す位置合せ用マ
ークを得る（第３図Ｆ）。
ェファ１に対する等吉凶エツチング処理としてのプラズ
マエツチング逃場をなし、斯（て第１図及びＩ！２図に
て上述せる位置合せ用マークを形成しくＪＩ３図Ｅ）、
然る后マスク層５１を半導体ウェファ１上より除去し、
斯くて目的とせる第１図及び第２図に示す位置合せ用マ
ークを得る（第３図Ｆ）。
以上にて本発明による位置合せ用マーク及びその製法の
実施例が明らかとなったが、本発明によるａ１１図及び
１ｉｌＺ図に示す位置合せ用マークによれば、第１及び
第２の領域４及び５に於ける倣小鎌み３が円弧状断面（
直径１〜５μｍ程度の円の円弧状断面）を有するので、
その微小繕み６での正反射がなく、然し乍ら第３の領域
７に於ける平らな面６での正反射を有し、従して機能し
、そしてその位置合せ用マークは冒頭にて前述せる従来
の位置合せ用！−りに伴うが如き欠点を有しないという
特徴を有するものである。
実施例が明らかとなったが、本発明によるａ１１図及び
１ｉｌＺ図に示す位置合せ用マークによれば、第１及び
第２の領域４及び５に於ける倣小鎌み３が円弧状断面（
直径１〜５μｍ程度の円の円弧状断面）を有するので、
その微小繕み６での正反射がなく、然し乍ら第３の領域
７に於ける平らな面６での正反射を有し、従して機能し
、そしてその位置合せ用マークは冒頭にて前述せる従来
の位置合せ用！−りに伴うが如き欠点を有しないという
特徴を有するものである。
又本発明による第５図に示す位置合せ用マークの製法に
よれば、上述せる如く極めて簡易な工程で上述せる特徴
ある位置合せ用マークを容易に得ることができる大なる
特徴を有するものである。
よれば、上述せる如く極めて簡易な工程で上述せる特徴
ある位置合せ用マークを容易に得ることができる大なる
特徴を有するものである。
向上外に於ては本発明の一例を示したに貿まり、第４図
及び第５図に示す如く、第１図及び−２凶の肩付の第１
の領域４及び５と同様の領域を１稙４１．４２．４３及
び４４として４つ形成し、これに応じて第１図及び第２
図の場合の一域７を十字状に直父せる頭載４５として形
成した構成とすることも出来、その他種々の変製渡更を
ｆｉ Ｌ得るであろう。
及び第５図に示す如く、第１図及び−２凶の肩付の第１
の領域４及び５と同様の領域を１稙４１．４２．４３及
び４４として４つ形成し、これに応じて第１図及び第２
図の場合の一域７を十字状に直父せる頭載４５として形
成した構成とすることも出来、その他種々の変製渡更を
ｆｉ Ｌ得るであろう。
４、１１面の慶率な鱈、明
第１図及び！２図は本発明の一例を示しす略−的十囲凶
及びその横断面図、第６図はその製法の一例を示すｗｌ
ｒ向図、第４図及び第５図は本発明の他のψりを示す略
紛的平面図及びその断［ｆｌ＋凶である。
及びその横断面図、第６図はその製法の一例を示すｗｌ
ｒ向図、第４図及び第５図は本発明の他のψりを示す略
紛的平面図及びその断［ｆｌ＋凶である。
日本電信電話公社
第１図
第８図
月
第４図
第δ図
Claims (1)
- 【特許請求の範囲】 １、 半導体ウニ′ファの主面上の所定の位置に、円弧
状断面を有する多数の微小窪みの配列されてなる少くと
も２つの第１及び第２の領域が、それ等間に直線状に延
長せる平らな面でなる第３の領域を残した関係で配列形
成されてなる◆を特徴とする半導体ウェファ上の位置合
せ用マーク。 ２ 半導体ウェファ上の主面上の所定の位置に、 五多
数の倣小窓の配列されてなる少くとも２つの第１及び第
２のマスク層部が直線状に延長せる部を残した関係で配
列されてなるパターンを有するエツチング用マスク層を
形成する工程と、該エツチング用マスク層を用いた上記
半導体ウェファに対する等吉凶エツチング処理により、
上記半導体ウェファの主面上の所定の位置に、円弧状断
面を有する多数の微小窪みの配列されてなる第１及び第
２の領域が、それ等間に直線状Ｋｇ長ぜる平らな面でな
る第５の領域を残した関係で配列形成されてなる位置合
せ用マーりを形成する工程とを含むことを特徴とする半
導体ウェファ上の位置合せ用マークの製法。 五 特許請求の範囲第２ｆｊ所載の半導体ウェファ上の
位置合せ用マークの製法に於て、上記等吉凶エツチング
逃場が、プラズマエツチング処理であることを特徴とす
る半導体ウェファ上の位置合せ用マークの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188654A JPS5890728A (ja) | 1981-11-25 | 1981-11-25 | 半導体ウエファ上の位置合せ用マ−クの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188654A JPS5890728A (ja) | 1981-11-25 | 1981-11-25 | 半導体ウエファ上の位置合せ用マ−クの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890728A true JPS5890728A (ja) | 1983-05-30 |
| JPS6211491B2 JPS6211491B2 (ja) | 1987-03-12 |
Family
ID=16227497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56188654A Granted JPS5890728A (ja) | 1981-11-25 | 1981-11-25 | 半導体ウエファ上の位置合せ用マ−クの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890728A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218714A (ja) * | 1985-07-18 | 1987-01-27 | Nippon Telegr & Teleph Corp <Ntt> | アライメントマ−クの形成方法 |
| JPH04330710A (ja) * | 1990-03-12 | 1992-11-18 | Fujitsu Ltd | レーザトリミング用位置合わせマーク、半導体装置、及び半導体装置の製造方法 |
| US5528372A (en) * | 1990-03-12 | 1996-06-18 | Fujitsu Limited | Alignment mark, laser trimmer and semiconductor device manufacturing process |
| US6822342B2 (en) | 2000-08-30 | 2004-11-23 | Micron Technology, Inc. | Raised-lines overlay semiconductor targets and method of making the same |
| JP2008135495A (ja) * | 2006-11-28 | 2008-06-12 | Nec Electronics Corp | 半導体装置、及び表示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49113581A (ja) * | 1973-02-26 | 1974-10-30 | ||
| JPS5253668A (en) * | 1975-10-29 | 1977-04-30 | Hitachi Ltd | Production of semiconductor device |
| JPS5494881A (en) * | 1978-01-12 | 1979-07-26 | Nippon Telegr & Teleph Corp <Ntt> | Exposure method |
| JPS5674936A (en) * | 1979-11-22 | 1981-06-20 | Sharp Corp | Position detection method of semiconductor chip |
-
1981
- 1981-11-25 JP JP56188654A patent/JPS5890728A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49113581A (ja) * | 1973-02-26 | 1974-10-30 | ||
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| JPS5494881A (en) * | 1978-01-12 | 1979-07-26 | Nippon Telegr & Teleph Corp <Ntt> | Exposure method |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218714A (ja) * | 1985-07-18 | 1987-01-27 | Nippon Telegr & Teleph Corp <Ntt> | アライメントマ−クの形成方法 |
| JPH04330710A (ja) * | 1990-03-12 | 1992-11-18 | Fujitsu Ltd | レーザトリミング用位置合わせマーク、半導体装置、及び半導体装置の製造方法 |
| US5528372A (en) * | 1990-03-12 | 1996-06-18 | Fujitsu Limited | Alignment mark, laser trimmer and semiconductor device manufacturing process |
| US6822342B2 (en) | 2000-08-30 | 2004-11-23 | Micron Technology, Inc. | Raised-lines overlay semiconductor targets and method of making the same |
| US6914017B1 (en) * | 2000-08-30 | 2005-07-05 | Micron Technology, Inc. | Residue free overlay target |
| JP2008135495A (ja) * | 2006-11-28 | 2008-06-12 | Nec Electronics Corp | 半導体装置、及び表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6211491B2 (ja) | 1987-03-12 |
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