JPS5891679A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5891679A JPS5891679A JP56189338A JP18933881A JPS5891679A JP S5891679 A JPS5891679 A JP S5891679A JP 56189338 A JP56189338 A JP 56189338A JP 18933881 A JP18933881 A JP 18933881A JP S5891679 A JPS5891679 A JP S5891679A
- Authority
- JP
- Japan
- Prior art keywords
- film
- film thickness
- semiconductor device
- thickness
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電気的に書換え可能なＭＮＯ８型不揮発性メ
モリ素子の構造に係り、特にそのゲート絶縁膜の膜厚を
規定したものである。
モリ素子の構造に係り、特にそのゲート絶縁膜の膜厚を
規定したものである。
従来、ＭＮＯ＆型不揮型性揮発性メモリ素子た場合、プ
ログラム電圧Ｖ Ｐ ＝ ２５ Ｖ付近では、Ｓｉ、Ｎ
、膜厚５０ｎｍ、８ム０．膜厚２．ｇｎｍ前後の値が用
いられている。これは、ＭＮＯ８素子の蕾込消去速度、
あるいは記憶の保持時間などから制限されている。
ログラム電圧Ｖ Ｐ ＝ ２５ Ｖ付近では、Ｓｉ、Ｎ
、膜厚５０ｎｍ、８ム０．膜厚２．ｇｎｍ前後の値が用
いられている。これは、ＭＮＯ８素子の蕾込消去速度、
あるいは記憶の保持時間などから制限されている。
さて、将来、さらに高集積の不揮発性メモリを実現する
場合、いわゆるスケーリング則に従った場合、集積度を
に２倍にするためには、プログラム電圧Ｖ、ｔ−１７に
倍にする必要がある。■？が１／に倍になれば、８ｉ、
Ｎ４膜厚も１／に倍にし、絶縁膜に印加される電界をほ
ぼ一定に保つ必要がある。しかし、８ｉ０．膜厚に関し
ては、この膜を電荷がトンネル現象により通過している
という、不揮発性メモリ特有の現象のため、単純にｌ／
ｌｃ倍にしたのでは記憶保持時間が短くなるなど不都合
が生じる。
場合、いわゆるスケーリング則に従った場合、集積度を
に２倍にするためには、プログラム電圧Ｖ、ｔ−１７に
倍にする必要がある。■？が１／に倍になれば、８ｉ、
Ｎ４膜厚も１／に倍にし、絶縁膜に印加される電界をほ
ぼ一定に保つ必要がある。しかし、８ｉ０．膜厚に関し
ては、この膜を電荷がトンネル現象により通過している
という、不揮発性メモリ特有の現象のため、単純にｌ／
ｌｃ倍にしたのでは記憶保持時間が短くなるなど不都合
が生じる。
本発明の第１の目的は、上記問題点を解決するための望
ましい８１０！膜厚を規定する゛こと、第２の目的は、
さらに高性能のＭＮＯ８型メモリを実現するため、プロ
グラム電圧と、 Ｓｔ、Ｎ、膜厚を規足し、かつ、ＭＮ
ＯＳの構造に工夫を与えることである。
ましい８１０！膜厚を規定する゛こと、第２の目的は、
さらに高性能のＭＮＯ８型メモリを実現するため、プロ
グラム電圧と、 Ｓｔ、Ｎ、膜厚を規足し、かつ、ＭＮ
ＯＳの構造に工夫を与えることである。
本発明の第１項は、高集積化のため８ｉ、Ｎ４膜厚を薄
くした場合でも、ＭＮＯＳの各性能を低下させないため
の方法としてＳｉｎ、の膜厚をほぼ一足に保つことを提
供するものである。
くした場合でも、ＭＮＯＳの各性能を低下させないため
の方法としてＳｉｎ、の膜厚をほぼ一足に保つことを提
供するものである。
第１図に示すように、発明者の検討によれば書込時間（
しきい電圧が負である素子のゲートに正′−圧を印加し
て、しきい電圧がほぼＯ■になるまでの電圧印加時間）
は、ＳｔＯ！の膜厚にはほとんど依存していない（消去
時間は、８ｉ０．の膜厚に対し指数関数的に増加）、こ
こで用いたＳｉ、Ｎ４の膜厚はｔ＊＝５０１１ｍである
。このため、Ｓ１０゜を薄くしても高速化には、役に立
たないことがわかった。さらに、Ｓｉｎ、膜厚を薄くす
ると記憶の保持時間が短かくなる。記憶の保持時間は、
書込む強さにも依存するが、実用的な範囲で計算すると
Ｓ ｉ Ｏ，膜厚は約１．５ ｎ ｍ以上必要である。
しきい電圧が負である素子のゲートに正′−圧を印加し
て、しきい電圧がほぼＯ■になるまでの電圧印加時間）
は、ＳｔＯ！の膜厚にはほとんど依存していない（消去
時間は、８ｉ０．の膜厚に対し指数関数的に増加）、こ
こで用いたＳｉ、Ｎ４の膜厚はｔ＊＝５０１１ｍである
。このため、Ｓ１０゜を薄くしても高速化には、役に立
たないことがわかった。さらに、Ｓｉｎ、膜厚を薄くす
ると記憶の保持時間が短かくなる。記憶の保持時間は、
書込む強さにも依存するが、実用的な範囲で計算すると
Ｓ ｉ Ｏ，膜厚は約１．５ ｎ ｍ以上必要である。
本発明の第２項は、第１項の方法を用いてスケールダウ
ンされたＭＮＯ８素子の書込時間がほぼ一定であり、こ
のため、全体としてのプログラム時間はに２倍になるが
、これを防ぐ方法を提供するものである。第２図に示す
ように、発明者らの検討によればＭＮＯ８累子の１個当
りの誓込時間ｔＷ全一定に保って、プルグラム電圧■枦
と、ｄｉ、Ｎ、膜厚ｔＮの関係をプロットすると、比例
関係にある。しかし、この線上で、スケーリングを行な
うと上に述べたように全体のプログラム時間は集積度が
大きくなると増大する。そこで、全体のプログラム時間
を一定に保つためには、８ｇ３図に示すようにプログラ
ム電圧■デと、Ｓｉ、Ｎ。
ンされたＭＮＯ８素子の書込時間がほぼ一定であり、こ
のため、全体としてのプログラム時間はに２倍になるが
、これを防ぐ方法を提供するものである。第２図に示す
ように、発明者らの検討によればＭＮＯ８累子の１個当
りの誓込時間ｔＷ全一定に保って、プルグラム電圧■枦
と、ｄｉ、Ｎ、膜厚ｔＮの関係をプロットすると、比例
関係にある。しかし、この線上で、スケーリングを行な
うと上に述べたように全体のプログラム時間は集積度が
大きくなると増大する。そこで、全体のプログラム時間
を一定に保つためには、８ｇ３図に示すようにプログラ
ム電圧■デと、Ｓｉ、Ｎ。
膜厚ｔｌ、の関係はＭＮＯ８素子１個当りの書込時間が
１／に２になるように選ぶ必要があり、この特性は第２
図に示す比例関係から得られる値よりも大きなＶｐｔ与
えることになる。さらに、全体のプログラム時間を短く
する場合は、さらに大きなプログラム電圧■νが必要と
なる。現在用＾られテール１直はｔ＊＝＝５０ｎｍｏＳ
ｉ、Ｎ、に対し、Ｖ Ｐ ＝ ２ ｓ Ｖ ６度である
から、上に述べたような時住金得るためには、ｖｐ≧α
５１Ｎであることが必要となる。
１／に２になるように選ぶ必要があり、この特性は第２
図に示す比例関係から得られる値よりも大きなＶｐｔ与
えることになる。さらに、全体のプログラム時間を短く
する場合は、さらに大きなプログラム電圧■νが必要と
なる。現在用＾られテール１直はｔ＊＝＝５０ｎｍｏＳ
ｉ、Ｎ、に対し、Ｖ Ｐ ＝ ２ ｓ Ｖ ６度である
から、上に述べたような時住金得るためには、ｖｐ≧α
５１Ｎであることが必要となる。
しかしながら、大きなりｔを用いることは素子の劣化を
引きおこしやすい、これを防ぐために、発明者らはＭＮ
Ｏ８ｏＳｉ、Ｎ４膜表面に８ｉ０．膜全形成することが
有効であることを見出した。第４図に示したのは、横軸
に書込／消去の１万回サイクルを施した電圧、たて軸に
、このサイクルを施す前後でのしきい電圧の変化（ΔＶ
＊ｈ）ｔ−とったもので、ＳｉＯ！Ｗ１４ｆ：形成しな
い試料人では、サイクル１圧が±１２Ｖ付近からΔ■ｔ
ｋが増大しているが、ＳｔＯ，を形成したものＢでは士
ｔａＶでもほとんど変化していないことがわかる。用い
た試料はム： ｔＨｚ１９，５ｎｍ、Ｂ：ｔｌ：１５ｎ
ｍ。
引きおこしやすい、これを防ぐために、発明者らはＭＮ
Ｏ８ｏＳｉ、Ｎ４膜表面に８ｉ０．膜全形成することが
有効であることを見出した。第４図に示したのは、横軸
に書込／消去の１万回サイクルを施した電圧、たて軸に
、このサイクルを施す前後でのしきい電圧の変化（ΔＶ
＊ｈ）ｔ−とったもので、ＳｉＯ！Ｗ１４ｆ：形成しな
い試料人では、サイクル１圧が±１２Ｖ付近からΔ■ｔ
ｋが増大しているが、ＳｔＯ，を形成したものＢでは士
ｔａＶでもほとんど変化していないことがわかる。用い
た試料はム： ｔＨｚ１９，５ｎｍ、Ｂ：ｔｌ：１５ｎ
ｍ。
’ ｓ ｉｏｎ ＝ ｚ ５ ” ｍ テある。つまり
、ＶＰ＞０．５１、であるような８ｉ、Ｎ４膜厚に比し
て、大きなプログラム電圧を用いた場合、８１ｓＮ４膜
表面に形成するｓ ｉ ｏ、膜が劣化防止に有効である
。
、ＶＰ＞０．５１、であるような８ｉ、Ｎ４膜厚に比し
て、大きなプログラム電圧を用いた場合、８１ｓＮ４膜
表面に形成するｓ ｉ ｏ、膜が劣化防止に有効である
。
実施例 １
第５図を参照して、実施例を説明する。
ｐ型（１００）８ｉ基板１に所定の素子分離酸化２を施
［、り後、１の表面Ｋ ＯＨ／ Ｎ＊ ＝ ｉ ｏ−”
。
［、り後、１の表面Ｋ ＯＨ／ Ｎ＊ ＝ ｉ ｏ−”
。
希Ｌ’？’（酸化に！ リ８５０１：テ約２．１ｎｍ〕
８１０゜３ｔ−形成し、引続き、低圧ＣＶＤ法によシ、
約７’ＩＯ’Ｃで約２Ｑｎｍ又は３５ ｎ ｍ （Ｄ
Ｓ Ｌｍ Ｎｍ膜４を形成した。この後、低圧ＣＶＤ法
により、成 ｐｏｌｙ８ｉ５ｔ−約０．３５μｍ形し、ホトエツチン
グ八 により、パターニングしｐｏｌｙ８ｉゲートを形成した
。次に該ｐｏｌｙ８ｉゲートをマスクとして、自己整合
的にｐｏｌｙｓｉ中およびＳｉ基板表面にリン（Ｐ＋）
を１０”／ｉ打込みソースおよびドレーン６ｔ−形成し
た。この後、リンガラス７を形成しく約０．６μｍ）、
９００ｔ：でアニールを施した後所定の位置にコンタク
ト孔８７に形成し、ここを通して、Ａ／配線９と電気的
接続をとった。測定した結果は、第２図に示されたもの
となった。
８１０゜３ｔ−形成し、引続き、低圧ＣＶＤ法によシ、
約７’ＩＯ’Ｃで約２Ｑｎｍ又は３５ ｎ ｍ （Ｄ
Ｓ Ｌｍ Ｎｍ膜４を形成した。この後、低圧ＣＶＤ法
により、成 ｐｏｌｙ８ｉ５ｔ−約０．３５μｍ形し、ホトエツチン
グ八 により、パターニングしｐｏｌｙ８ｉゲートを形成した
。次に該ｐｏｌｙ８ｉゲートをマスクとして、自己整合
的にｐｏｌｙｓｉ中およびＳｉ基板表面にリン（Ｐ＋）
を１０”／ｉ打込みソースおよびドレーン６ｔ−形成し
た。この後、リンガラス７を形成しく約０．６μｍ）、
９００ｔ：でアニールを施した後所定の位置にコンタク
ト孔８７に形成し、ここを通して、Ａ／配線９と電気的
接続をとった。測定した結果は、第２図に示されたもの
となった。
実施例 ２
実施例１ｏ８１．Ｎ４形成まで同様に行ない、この後、
” ’ １ＤＨ！ Ｏｓ 酸化ヲ行！イ、約７．５ｎ
ｍｏ８ｉ０．を８ ｉ、 Ｎ４ 上に形成した。この上
に１と同様の方法でｐｏｌｙ８ｊを約０．３５μｍ堆積
させたが、この工程における前洗滲で、約５ｎｍｏ９ｉ
０． が除去された。以後の工程は１と同体に行なっ
た。結局出来上りの試料では、 ７ｄ ｉ、Ｎ、
表面のＳｉＯ□は約２５ａｍとなっている。ここれ１６
ｔｏ定した結果、書込速度に関しては、第２９釦 図に示されたものとほぼ同様なものが、また書換 奮え
サイクルによる疲労は第４図Ｂに示したように −物 艮好な特性が得られた。
” ’ １ＤＨ！ Ｏｓ 酸化ヲ行！イ、約７．５ｎ
ｍｏ８ｉ０．を８ ｉ、 Ｎ４ 上に形成した。この上
に１と同様の方法でｐｏｌｙ８ｊを約０．３５μｍ堆積
させたが、この工程における前洗滲で、約５ｎｍｏ９ｉ
０． が除去された。以後の工程は１と同体に行なっ
た。結局出来上りの試料では、 ７ｄ ｉ、Ｎ、
表面のＳｉＯ□は約２５ａｍとなっている。ここれ１６
ｔｏ定した結果、書込速度に関しては、第２９釦 図に示されたものとほぼ同様なものが、また書換 奮え
サイクルによる疲労は第４図Ｂに示したように −物 艮好な特性が得られた。
実施例 ３
実施例２における酸化の代りに、Ｎ、希しやく４温ＣＶ
ＤＫｊり、９００１ｃで約７．ｓｎｍｏｌｔＯ。
ＤＫｊり、９００１ｃで約７．ｓｎｍｏｌｔＯ。
全形成した。以降は２と同様である。
第１図、第２図、・第３図、第４図はＭＮＯ８素子の特
性を示す図、ｌｓｓ図はＭＮＯ８ｇ子の製造１
工程を示す断面図である。 ３・ｌｉＯ，膜、４ ”” ’ｓＮａ ＄１５ ・−ｐ
ｏｌｙ −８ｉ膜。 第 １ 国 （／Ｉ）
Ｃｆ３ノ″”！ｆ、ｚ図 Ｓ； ｓＭ＊ １１１４． ｂ Ｃｎｍ３嘉３図 θ １０ｆｉｌｌ ｋ ４０ ！；Ｉ １ｌｌＳ
ｔｓＮ４ Ｊｆ４ ｔ ｔＮ （ｎｒｎ３￥Ｊ ４
図 書駒毫 サイクル電圧、 ｖＰ ｒ土Ｖ〕￥Ｊ ５ 回 第１頁の続き ０発 明 者 南慎− 国分寺市東恋ケ窪１丁目２８０届 地株式会社日立製作所中央研究 所内 ０発 明 者 内田憲 ０発 明 者 内海京丈 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内
性を示す図、ｌｓｓ図はＭＮＯ８ｇ子の製造１
工程を示す断面図である。 ３・ｌｉＯ，膜、４ ”” ’ｓＮａ ＄１５ ・−ｐ
ｏｌｙ −８ｉ膜。 第 １ 国 （／Ｉ）
Ｃｆ３ノ″”！ｆ、ｚ図 Ｓ； ｓＭ＊ １１１４． ｂ Ｃｎｍ３嘉３図 θ １０ｆｉｌｌ ｋ ４０ ！；Ｉ １ｌｌＳ
ｔｓＮ４ Ｊｆ４ ｔ ｔＮ （ｎｒｎ３￥Ｊ ４
図 書駒毫 サイクル電圧、 ｖＰ ｒ土Ｖ〕￥Ｊ ５ 回 第１頁の続き ０発 明 者 南慎− 国分寺市東恋ケ窪１丁目２８０届 地株式会社日立製作所中央研究 所内 ０発 明 者 内田憲 ０発 明 者 内海京丈 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内
Claims (1)
- 【特許請求の範囲】 １、 Ｓｉ益根板表面、電荷がトンネル可能な８１０゜
膜、および８ｉ、Ｎ、膜の２層絶縁膜を少なくとも有す
るＭＮＯＢ屋不揮発性メモリ素子において、ｉ９ ｉ、
Ｎ４（Ｄ膜厚が３５ｎｍ以下、８ｉ０．の膜厚が１．５
ｎ ｍ以上であることを特徴とする半導体装置。 ２、 Ｓｉ基板表面に、電荷がトンネル可能な８ｉ０゜
膜、および８ｉ、Ｎ４膜の２層絶縁膜を少なくとも有す
るＭＮＯ８ｆｉ不揮発性メモリ素子において、使用され
るプログラム電圧ＶＰ（Ｖ）と８ｉ、Ｎ４ｇ厚ｔ ｙｉ
（ｎ ｍ ）がＶｙ≧０．５ｔ＊なる関係を満たし、
かつ上記の８ｉ、Ｎ４表面にＳｉｎ、膜カニ形成されて
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189338A JPS5891679A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189338A JPS5891679A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5891679A true JPS5891679A (ja) | 1983-05-31 |
Family
ID=16239663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189338A Pending JPS5891679A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891679A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845144A (ja) * | 1971-10-12 | 1973-06-28 | ||
| JPS538573A (en) * | 1976-06-29 | 1978-01-26 | Westinghouse Electric Corp | Mnos transistor |
-
1981
- 1981-11-27 JP JP56189338A patent/JPS5891679A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845144A (ja) * | 1971-10-12 | 1973-06-28 | ||
| JPS538573A (en) * | 1976-06-29 | 1978-01-26 | Westinghouse Electric Corp | Mnos transistor |
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