JPS5893223A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は半導体装置の製造方法に係り、特に絶縁膜上に
単結晶化した半導体１＠を形成する手段を改良した半導
体装置の製造方法に関する。
単結晶化した半導体１＠を形成する手段を改良した半導
体装置の製造方法に関する。
従来技術とその問題鑞
周知の妬く、半導体基板上（以下ンリコ／基板を用いる
）に素子を形成する半導体装＋ｔ Ｉ／Ｃ’Ｆ＋・いて
は、酸化、拡散、イオン注入、写真−刻など公知の技術
を用いて、シリコン基板上に平面的（二次元的）に素子
を配列するが４虜で、ニー以上の多１−に素子を形成す
ることばは吉／１５．どなかった。そのため従来よりも
素子を微細化して、半導体装置を高゛集積化、高速化す
るためには限界があり、この限界を越える手段として、
多層に素子を形成する、いわゆる三次元半導体装置が提
案され、これを実現するために、絶縁膜上の多結晶また
は非晶質半導体＋１１ｉ１にエネルギービームを照射し
て単結晶半導体層（以下シリコン層を用いる）を形成す
る方法が提案されている。例えば、シリコン基板をｓｉ
ｏ＊＊たは８ｉＮ等の絶縁膜でおおってその上に多結晶
シリコン層を被着し、これを連続ビームのレーザー元ま
たは電子線により照射アニールすることにより単結晶７
１Ｊコン層となし、核層中に素子を形成することにより
、三次元半導体装置を製造することができる。しかし、
従来の方法では、直径が加μｍ程度の粗大粒多結晶シリ
コンにしかならず、単結晶シリコンＩ−を得ることはき
わめてむずかしい。また実現した単結晶中には多数の転
位、双晶、積層欠陥、等が含まれ、シリコ／層の結晶性
はきわめて悪いものであった。またそのシリコンｊ−の
表面には、かなり大きな凹凸ができ、そのため該ｌ−中
に素子を叩る際にはリソグラフィーヒ多くの難曳かあり
、出来−ヒがった素子の％性はＳ ＯＳ（サファイア基
板上のンリコ／Ｉ−）に形成されたものより悪いもので
あった。
）に素子を形成する半導体装＋ｔ Ｉ／Ｃ’Ｆ＋・いて
は、酸化、拡散、イオン注入、写真−刻など公知の技術
を用いて、シリコン基板上に平面的（二次元的）に素子
を配列するが４虜で、ニー以上の多１−に素子を形成す
ることばは吉／１５．どなかった。そのため従来よりも
素子を微細化して、半導体装置を高゛集積化、高速化す
るためには限界があり、この限界を越える手段として、
多層に素子を形成する、いわゆる三次元半導体装置が提
案され、これを実現するために、絶縁膜上の多結晶また
は非晶質半導体＋１１ｉ１にエネルギービームを照射し
て単結晶半導体層（以下シリコン層を用いる）を形成す
る方法が提案されている。例えば、シリコン基板をｓｉ
ｏ＊＊たは８ｉＮ等の絶縁膜でおおってその上に多結晶
シリコン層を被着し、これを連続ビームのレーザー元ま
たは電子線により照射アニールすることにより単結晶７
１Ｊコン層となし、核層中に素子を形成することにより
、三次元半導体装置を製造することができる。しかし、
従来の方法では、直径が加μｍ程度の粗大粒多結晶シリ
コンにしかならず、単結晶シリコンＩ−を得ることはき
わめてむずかしい。また実現した単結晶中には多数の転
位、双晶、積層欠陥、等が含まれ、シリコ／層の結晶性
はきわめて悪いものであった。またそのシリコンｊ−の
表面には、かなり大きな凹凸ができ、そのため該ｌ−中
に素子を叩る際にはリソグラフィーヒ多くの難曳かあり
、出来−ヒがった素子の％性はＳ ＯＳ（サファイア基
板上のンリコ／Ｉ−）に形成されたものより悪いもので
あった。
現在最も有望と考えられている。シリコンｆ−の単結晶
化法はｒ、 ｇ ｓ ｓ法である。４１図はこの方法の
概略を示すものである。まず、シリコン基板ｌ上の絶縁
膜２の一部を開孔し、その上に多結晶または非晶質シリ
コン層３を被着したのちエネルギービーム４を照射して
、上記開孔部において下地車結晶シリコン基板との接触
部全種結晶としてエピタキシャル成長させ、引き続き横
方向へ結晶成長させるというものである。この方法の特
徴は基板と同一面万位の単結晶領域を希望する場所に作
り得る薇にあり、この技術をくりかえしてゆけば二次元
半導体装１ｔは可能であると考えられる。
化法はｒ、 ｇ ｓ ｓ法である。４１図はこの方法の
概略を示すものである。まず、シリコン基板ｌ上の絶縁
膜２の一部を開孔し、その上に多結晶または非晶質シリ
コン層３を被着したのちエネルギービーム４を照射して
、上記開孔部において下地車結晶シリコン基板との接触
部全種結晶としてエピタキシャル成長させ、引き続き横
方向へ結晶成長させるというものである。この方法の特
徴は基板と同一面万位の単結晶領域を希望する場所に作
り得る薇にあり、この技術をくりかえしてゆけば二次元
半導体装１ｔは可能であると考えられる。
しかし、現実には横方向に単結晶化できる長さは最大で
も１００μｍ程度であり、表面の凹凸も大きい。この原
因としては、いろいろ考えられるが、一つにはシリコ／
層の中に不純物が多く含まれてお・す、それが結晶粒成
長や単結晶化を阻害していると考えられる。特に問題と
なるのは水素、酸素等である。現在のシリコンＩｉｉは
減圧ＣＶＤ法にて被着するが、この方法によるとこれら
の不純物はさけがたいというのが一般的である。。
も１００μｍ程度であり、表面の凹凸も大きい。この原
因としては、いろいろ考えられるが、一つにはシリコ／
層の中に不純物が多く含まれてお・す、それが結晶粒成
長や単結晶化を阻害していると考えられる。特に問題と
なるのは水素、酸素等である。現在のシリコンＩｉｉは
減圧ＣＶＤ法にて被着するが、この方法によるとこれら
の不純物はさけがたいというのが一般的である。。
そこで、このような欠へを解決する手段としてはＣＶＤ
法にかわり、蒸着法にてシリコ／層を被着させることで
ある１、こうすることに［つで不純物の官有量は減少す
るが、蒸着後試＃＋全空気中に置くと、空気中の酸素、
窒素、水等を吸収して、やはり単結晶化を阻害１〜てし
まうＱ 発明の目的 本発明はこのような点に鑑み′Ｃなされたもので良質の
単結晶膜金容易に得る事を目的とする。
法にかわり、蒸着法にてシリコ／層を被着させることで
ある１、こうすることに［つで不純物の官有量は減少す
るが、蒸着後試＃＋全空気中に置くと、空気中の酸素、
窒素、水等を吸収して、やはり単結晶化を阻害１〜てし
まうＱ 発明の目的 本発明はこのような点に鑑み′Ｃなされたもので良質の
単結晶膜金容易に得る事を目的とする。
発明のｇ要
本発明はＩＪＳＳ法においてシリコン）−を蒸層法にて
被着し、真空を破ることなく同−真空内で試料を搬送し
てアニール装置中に移し、ここでアニールして単結晶化
するようにしたものである。
被着し、真空を破ることなく同−真空内で試料を搬送し
てアニール装置中に移し、ここでアニールして単結晶化
するようにしたものである。
発明の効果
本発明により良質の半導体ｌ−を形成して、素子の三次
元的集積化を実用上十分な特性をもたせて第２図（ａ）
〜（ｅ）は一実施例の製造工程を示す断面図である。
元的集積化を実用上十分な特性をもたせて第２図（ａ）
〜（ｅ）は一実施例の製造工程を示す断面図である。
まず第２図（ａ）で示すように、たとえばｐ型（１００
）面方位の単結晶シリコン基板１０１の表面に絶縁膜と
して約１μｍの５ＩＯｓ膜１０２を形成する。その上に
ＳＩＮ膜１０３を形成する。このＳｉＮ膜は後の工程で
多結晶あるいは非晶質シリコン層を単結晶化させやすく
するために形成するものである。またシリコン基板１０
１は既に所望の素子が周知の工程を経て形成されている
とする。次に第２図（１））で示すように、ＳＩＯ鵞膜
１０２、ＳｉＮ膜１０３を公知の方法にてパターニング
して、エツチングすることにより一部を開孔する。その
後、シリコン基板を蒸着装置に入れ、ｌｏ’Ｔｏｒｒの
圧力下で全面にたとえば５０００＾のシリコン層１０４
を蒸着する。次に７リコン基板を同−真空内にて搬送し
・で、アニール装置中に移し、第２図（Ｃ）で示すよう
に電子ビームを上部から照射して上記シリコン層１０４
をアニールする。
）面方位の単結晶シリコン基板１０１の表面に絶縁膜と
して約１μｍの５ＩＯｓ膜１０２を形成する。その上に
ＳＩＮ膜１０３を形成する。このＳｉＮ膜は後の工程で
多結晶あるいは非晶質シリコン層を単結晶化させやすく
するために形成するものである。またシリコン基板１０
１は既に所望の素子が周知の工程を経て形成されている
とする。次に第２図（１））で示すように、ＳＩＯ鵞膜
１０２、ＳｉＮ膜１０３を公知の方法にてパターニング
して、エツチングすることにより一部を開孔する。その
後、シリコン基板を蒸着装置に入れ、ｌｏ’Ｔｏｒｒの
圧力下で全面にたとえば５０００＾のシリコン層１０４
を蒸着する。次に７リコン基板を同−真空内にて搬送し
・で、アニール装置中に移し、第２図（Ｃ）で示すよう
に電子ビームを上部から照射して上記シリコン層１０４
をアニールする。
アニール条件としては電子線の加速磁圧１０ＫＶ、シリ
コン基板に到達するビーム電流としては＋０ｍ人とした
。またビームスポット径は２００μｒｎφであり、１１
００Ｃ／ＳｅＣの走査速度で走査した。さらに電子ピー
ｌ−アニールの際の基板温度は４５０℃、真空度は１０
’ＴＯｒｒ以上とした。
コン基板に到達するビーム電流としては＋０ｍ人とした
。またビームスポット径は２００μｒｎφであり、１１
００Ｃ／ＳｅＣの走査速度で走査した。さらに電子ピー
ｌ−アニールの際の基板温度は４５０℃、真空度は１０
’ＴＯｒｒ以上とした。
第３図は本実施例で用いたシリコン１−蒸着及びアニー
ル装置である。まず左側の蒸着装置にてシリコンｌ−を
蒸着する。２０１はチェ／バー、２０２は基板ホルダー
、２０３はシリコン蒸着源、２０４は蒸着用Ｈ−ｇｕｎ
、２０５は真空用ポンプ、２０６は試料そう入口、２０
７は半導体基鈑である。２０８は半導体基板搬入路、２
０９，２１０はゲートバルブである。
ル装置である。まず左側の蒸着装置にてシリコンｌ−を
蒸着する。２０１はチェ／バー、２０２は基板ホルダー
、２０３はシリコン蒸着源、２０４は蒸着用Ｈ−ｇｕｎ
、２０５は真空用ポンプ、２０６は試料そう入口、２０
７は半導体基鈑である。２０８は半導体基板搬入路、２
０９，２１０はゲートバルブである。
蒸着後、基板は右側のアニール装置に搬入されアニール
される。本実施例では電子ビームを用いてアニールして
いる。２１１ハチエンｌバー、 ２１２ハ半導体基板ホ
ルダー、２１３は加熱ヒーター、２１４は電力線、２１
５は水冷パイプ、２１６は基板粗動ステージ、２１７は
電子銃、２１８は真空ポンプ、２１９は試料取り出し口
である。
される。本実施例では電子ビームを用いてアニールして
いる。２１１ハチエンｌバー、 ２１２ハ半導体基板ホ
ルダー、２１３は加熱ヒーター、２１４は電力線、２１
５は水冷パイプ、２１６は基板粗動ステージ、２１７は
電子銃、２１８は真空ポンプ、２１９は試料取り出し口
である。
を子ビームアニール条件において、本実施列でハ５００
０＋のシリコン４１０４ 、ｒアニールするためυロ速
イ圧は低い方がよく、ｌ０ＫＶの時には、エネルキーデ
ポジションのピークは０．３μｍ程度である。従って、
もしより厚いシリコン層をアニールする時にはより加速
′屯田を上げる必要がある。また真空度はよい程よく今
回は１０８ＴＯｒｒで行なったが、できれば１「１０以
上が望ましい。しかも真空の質も問題で、・・イドロカ
ーボンなどは出来る限り減らすことが望ましい。ビーム
の走査速量↓ビームのスポット径との兼ね合いによって
決まるがビーム径は大きければ一枚のウニ・・−をアニ
ールする時間が短縮できる。望ましいビーム径は１００
μｍ−１０００μｍ８度である。ア＝−ν１の基板可熱
温度は高い程アニールには向いているが、余り高すぎる
と先に製、１１ 作したデバイスに悪影響を与えるため５００ ’０以下
が望ましい。
０＋のシリコン４１０４ 、ｒアニールするためυロ速
イ圧は低い方がよく、ｌ０ＫＶの時には、エネルキーデ
ポジションのピークは０．３μｍ程度である。従って、
もしより厚いシリコン層をアニールする時にはより加速
′屯田を上げる必要がある。また真空度はよい程よく今
回は１０８ＴＯｒｒで行なったが、できれば１「１０以
上が望ましい。しかも真空の質も問題で、・・イドロカ
ーボンなどは出来る限り減らすことが望ましい。ビーム
の走査速量↓ビームのスポット径との兼ね合いによって
決まるがビーム径は大きければ一枚のウニ・・−をアニ
ールする時間が短縮できる。望ましいビーム径は１００
μｍ−１０００μｍ８度である。ア＝−ν１の基板可熱
温度は高い程アニールには向いているが、余り高すぎる
と先に製、１１ 作したデバイスに悪影響を与えるため５００ ’０以下
が望ましい。
アニール手段としては電子ビーム以外、たとえはレーザ
ービームでもかまわない。この場合にはアニールチェン
バー内にレーザー光を導入しアニールする事ができる。
ービームでもかまわない。この場合にはアニールチェン
バー内にレーザー光を導入しアニールする事ができる。
このような装置を用いてシリコン層の蒸着、アニールを
行なうことにより本発明の効果を充分に発揮させること
ができる。本発明によれば横方向への単結晶成長長さを
数朋にすることかり能で、従来数百μｍしか成長しない
のに比べて１〜２桁向大向大変で、各チップ毎にエビ成
長のための開孔部を設ければ１枚のウェハー全面を単結
晶化することも可能である。その意味で本発明を用いて
単結晶シリコン層を形成したということは非常に重要で
ある。
行なうことにより本発明の効果を充分に発揮させること
ができる。本発明によれば横方向への単結晶成長長さを
数朋にすることかり能で、従来数百μｍしか成長しない
のに比べて１〜２桁向大向大変で、各チップ毎にエビ成
長のための開孔部を設ければ１枚のウェハー全面を単結
晶化することも可能である。その意味で本発明を用いて
単結晶シリコン層を形成したということは非常に重要で
ある。
次に第２図（ｄ）で示すように、電子ビームアニールに
よって単結晶化したシリコン層１０４′をパターニング
して素子形成領域とし、その後公知の技術にて素子間分
離絶縁膜１０５を形成し、素子領域にゲート酸化ｍ １
０６を介して例えば多結晶シリコンからなるゲート電極
１０７を形成し、ソース・ドレイン領域１０８．１０９
を形成してＭＯ８）ランラスタとする。次に第２図（ｅ
）で示すように全面を絶縁膜１１０でおおった後、Ａｌ
ｌによる亀＋１！、１１１−１１３を形成して三次元に
集積した半導体装置を完成する。
よって単結晶化したシリコン層１０４′をパターニング
して素子形成領域とし、その後公知の技術にて素子間分
離絶縁膜１０５を形成し、素子領域にゲート酸化ｍ １
０６を介して例えば多結晶シリコンからなるゲート電極
１０７を形成し、ソース・ドレイン領域１０８．１０９
を形成してＭＯ８）ランラスタとする。次に第２図（ｅ
）で示すように全面を絶縁膜１１０でおおった後、Ａｌ
ｌによる亀＋１！、１１１−１１３を形成して三次元に
集積した半導体装置を完成する。
なお、上記実施例ではＭＯ８）ランラスタについて説明
したが、本発明によるシリコン層にはＣ−ＭＯＳ ）ラ
ンラスタ、バイポーラトランジスタ、ダイオードなどあ
らゆる素子を形成できることはいうまでもなく、本発明
の効果を用いて、これらの素子を三次元的に配列するこ
とにより、従来より高集積、高性能、多機能な四次元集
積回路装置を実現することが可能となった。
したが、本発明によるシリコン層にはＣ−ＭＯＳ ）ラ
ンラスタ、バイポーラトランジスタ、ダイオードなどあ
らゆる素子を形成できることはいうまでもなく、本発明
の効果を用いて、これらの素子を三次元的に配列するこ
とにより、従来より高集積、高性能、多機能な四次元集
積回路装置を実現することが可能となった。
本発明の効果はシリコン以外の半導体たとえばゲルマニ
ウムや、ＧａＡＳ、ＧａＰなどの三−五族化合物半導体
、 ＩｎＰ、Ｉｎ８ｂなどのニー五族化合物半導体に
おいても期待でき、これらを組合せることにより、−チ
ップに従来の記憶回路、論理回路と共に表示。
ウムや、ＧａＡＳ、ＧａＰなどの三−五族化合物半導体
、 ＩｎＰ、Ｉｎ８ｂなどのニー五族化合物半導体に
おいても期待でき、これらを組合せることにより、−チ
ップに従来の記憶回路、論理回路と共に表示。
感知機能などを同時に備えた多機能素子を作りあげるこ
とができる。また本実施例の第２図（ｅ）の工程におけ
るＡ／による電極は他の金属でもかまわない。その他、
この発明の主旨を逸脱しない限り種々の応用例が期待で
きる。
とができる。また本実施例の第２図（ｅ）の工程におけ
るＡ／による電極は他の金属でもかまわない。その他、
この発明の主旨を逸脱しない限り種々の応用例が期待で
きる。
＠１図はエネルギービーム照射によるＬＥｓｓ構造の単
結晶膜の形成過程を説明する断面図、第２図（ａ）〜（
ｅ）はこの発明の一実施例の製造工程を示す断面図、第
３図は本発明で用いたシリコン層蒸着及びアニール装置
である。 図に於いて、 １０１・・・単結晶シリコン基板、 １０２・・ｓＩ
ｏｔｇ、１０３・・・ＳＩＮ膜、 １０４・・多結晶
シリコン層。 １０４′・・・単結晶化したシリコン層、１０５・・絶
縁膜、 １０６・・ゲート酸化膜、１０７ ・・ゲ
ート成極、 ｌｏｇ、ｌｏ９・・ソース・ドレイン領域
、１１０・・絶縁膜、 １１１−１１３・・・Ａ／？
電甑。 ２０１・・・蒸着装置チェンバー、２０２・・・基板ホ
ルダー、２０３ ・・シリＶ蒸着源、 ２０４・・・
蒸着用Ｅ −ｇｕｎ、２０５ ・真空用ポンプ、
２０６・・・試料そう入口、２０７・・半導体基板、２
０８・・・半導体基板搬入路、２０９ 、２１０ ・
・ゲートバルブ、２１１ ・・アニールナエノパー、
２１２ ・・半導体基板ホルダー、２１３ ・・加熱ヒ
ーター、２１４−力線、 ２１５・・・水冷パイプ、
２１６・・基板粗動ステージ、 ２１７・・・遜子銃
、２１８・・真空ポンプ、２１９・試料取り出し口。 代理人 弁理士 則 近 憲 佑 （他１名） １：１・ 第１図 ／−−ｌ 第 ２ 図 （６２ （Ｃ） エキルギー・ ビーム
結晶膜の形成過程を説明する断面図、第２図（ａ）〜（
ｅ）はこの発明の一実施例の製造工程を示す断面図、第
３図は本発明で用いたシリコン層蒸着及びアニール装置
である。 図に於いて、 １０１・・・単結晶シリコン基板、 １０２・・ｓＩ
ｏｔｇ、１０３・・・ＳＩＮ膜、 １０４・・多結晶
シリコン層。 １０４′・・・単結晶化したシリコン層、１０５・・絶
縁膜、 １０６・・ゲート酸化膜、１０７ ・・ゲ
ート成極、 ｌｏｇ、ｌｏ９・・ソース・ドレイン領域
、１１０・・絶縁膜、 １１１−１１３・・・Ａ／？
電甑。 ２０１・・・蒸着装置チェンバー、２０２・・・基板ホ
ルダー、２０３ ・・シリＶ蒸着源、 ２０４・・・
蒸着用Ｅ −ｇｕｎ、２０５ ・真空用ポンプ、
２０６・・・試料そう入口、２０７・・半導体基板、２
０８・・・半導体基板搬入路、２０９ 、２１０ ・
・ゲートバルブ、２１１ ・・アニールナエノパー、
２１２ ・・半導体基板ホルダー、２１３ ・・加熱ヒ
ーター、２１４−力線、 ２１５・・・水冷パイプ、
２１６・・基板粗動ステージ、 ２１７・・・遜子銃
、２１８・・真空ポンプ、２１９・試料取り出し口。 代理人 弁理士 則 近 憲 佑 （他１名） １：１・ 第１図 ／−−ｌ 第 ２ 図 （６２ （Ｃ） エキルギー・ ビーム
Claims (5)
- （１）単結晶半導体基板が露出した大領域と該基板上の
所望部分に絶縁膜を液層したＢ領域とを備え、上記へ領
域の少なくとも一部とＢ領域を連続して覆うよりに蒸着
によジ″４導体層を被着し、同一真空内にてこの半導体
層の所望部分にエネルギービームを連続的に走査しなが
ら照射してアニールを施して、該半導体層の少なくとも
一部を単結晶としだ半導体層を得、この半導体層に所望
の素子を形成することを特徴とする半導体装置の製造方
法、。 - （２）半導体層の蒸着は１０−５〜１Ｏ−１１ＴＯｒｒ
の圧力下にて行なうものである前記特許請求の範囲第１
項記載の半導体装置の製造方法。 - （３）エネルギービーム照射は基板を２００〜５００
’０に加熱し１０−５〜１Ｏ−１１ＴＯｒ「の圧力下Ｋ
テ５〜；ＩＩ） ＫｅＶの加速エネルギーの連続電子
ビーム？ ０．５〜５００ｂｙ／ｓｅｃの速度にて走査
しながら行なうものである前記特許請求の範囲第１項記
載の半導体装置の製造方法。 - （４）絶縁膜Ｖよ７リコン酸化膜、シリコン窒化膜、シ
リコン炭化ｄ、アルミニウム酸化膜、タンタル酸化膜、
カーボン、リンガフス、砒素ガラス、ボロンガラスから
なる群から選ばれる前記特許請求の範囲第１項記載の半
導体装置の製造方法。 - （５）半導体層の１漠厚は０．０５〜２μｍである前記
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190631A JPS5893223A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190631A JPS5893223A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893223A true JPS5893223A (ja) | 1983-06-02 |
Family
ID=16261274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190631A Pending JPS5893223A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893223A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235512A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | 半導体単結晶薄膜の製造方法 |
| US4965219A (en) * | 1984-07-19 | 1990-10-23 | Sgs Microelettronica Spa | Method for the manufacturing of insulated gate field effect transistors (IGFETS) having a high response speed in high density integrated circuits |
| US5424241A (en) * | 1992-08-21 | 1995-06-13 | Smiths Industries Aerospace & Defense Systems, Inc. | Method of making a force detecting sensor |
| US5753542A (en) * | 1985-08-02 | 1998-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for crystallizing semiconductor material without exposing it to air |
-
1981
- 1981-11-30 JP JP56190631A patent/JPS5893223A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965219A (en) * | 1984-07-19 | 1990-10-23 | Sgs Microelettronica Spa | Method for the manufacturing of insulated gate field effect transistors (IGFETS) having a high response speed in high density integrated circuits |
| US5753542A (en) * | 1985-08-02 | 1998-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for crystallizing semiconductor material without exposing it to air |
| JPS6235512A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | 半導体単結晶薄膜の製造方法 |
| US5424241A (en) * | 1992-08-21 | 1995-06-13 | Smiths Industries Aerospace & Defense Systems, Inc. | Method of making a force detecting sensor |
| WO1995034912A1 (en) * | 1994-06-14 | 1995-12-21 | Smiths Industries Aerospace & Defense Systems, Inc. | Force detecting sensor and method of making |
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