JPS5893343A - 半導体集積回路の分離領域形成方法 - Google Patents
半導体集積回路の分離領域形成方法Info
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- JPS5893343A JPS5893343A JP56192219A JP19221981A JPS5893343A JP S5893343 A JPS5893343 A JP S5893343A JP 56192219 A JP56192219 A JP 56192219A JP 19221981 A JP19221981 A JP 19221981A JP S5893343 A JPS5893343 A JP S5893343A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、不純物濃度に応じたエツチング速度差を利用
し九半導体集積回路の分離領域形成方法に関する。
し九半導体集積回路の分離領域形成方法に関する。
発明の技術的背景
従来、半導体集積回路の分離領域形成方法としては、種
々の方法が開発されているが、その一つとしていわゆる
“コーグシナ法”が多く利用されている。
々の方法が開発されているが、その一つとしていわゆる
“コーグシナ法”が多く利用されている。
この方法は半導体基板上の素子形成予定領域に、酸化膜
を介して、レジスジにより・臂ターニングしたシリコン
窒化膜を形成後長時間（〜１０時間程度）の酸化を行な
りて１〜１．５μｍｔで酸化膜を成長させ、その下半分
を半導体基板上に埋め込んだフィールド酸化膜を形成し
て分離領域とするものである。
を介して、レジスジにより・臂ターニングしたシリコン
窒化膜を形成後長時間（〜１０時間程度）の酸化を行な
りて１〜１．５μｍｔで酸化膜を成長させ、その下半分
を半導体基板上に埋め込んだフィールド酸化膜を形成し
て分離領域とするものである。
発明の背景技術の問題点
しかし表から、このコーゾラナ法は、フィールド酸化時
に、シリコン窒化膜下に酸素分子が侵入して、シリコン
窒化膜の下端よシ〜１＃Ｉまでシリコン酸化膜がいわゆ
るパーズビーグ（ｂｉｒｄｓ ｂ＠ａｋ ）と呼ばれる
鳥の口ばし状に形成され、設計時の寸法が得られない、
このようなバーズぐ−り領域には所定の膜厚のフィール
ド酸化膜が形成されず不要領域となる丸め素子形成領域
を広くとる必要がある反面、ノ青−ズビーグ領域を含め
たフィールド領域が広くなるため微細化を妨げる大きな
原因となっていた。を九シリコン窒化膜のノＪ？ターニ
ングはレジストによシ行なうため、レジスト間の間隔、
即ちフィールド領域の幅は、レジストにより形成で惠る
最小の間隔で決められ、従来の方法ではサブミクロン幅
での素子分離領域の形成が困難であり九・発明の目的 本発明は、かかる点に鑑みなされたもので１サブミクロ
ン幅での分離領域の形成を可能にして高密度微細化を達
成することができる半導体集積回路の分離領域形成方法
上提供するものである。
に、シリコン窒化膜下に酸素分子が侵入して、シリコン
窒化膜の下端よシ〜１＃Ｉまでシリコン酸化膜がいわゆ
るパーズビーグ（ｂｉｒｄｓ ｂ＠ａｋ ）と呼ばれる
鳥の口ばし状に形成され、設計時の寸法が得られない、
このようなバーズぐ−り領域には所定の膜厚のフィール
ド酸化膜が形成されず不要領域となる丸め素子形成領域
を広くとる必要がある反面、ノ青−ズビーグ領域を含め
たフィールド領域が広くなるため微細化を妨げる大きな
原因となっていた。を九シリコン窒化膜のノＪ？ターニ
ングはレジストによシ行なうため、レジスト間の間隔、
即ちフィールド領域の幅は、レジストにより形成で惠る
最小の間隔で決められ、従来の方法ではサブミクロン幅
での素子分離領域の形成が困難であり九・発明の目的 本発明は、かかる点に鑑みなされたもので１サブミクロ
ン幅での分離領域の形成を可能にして高密度微細化を達
成することができる半導体集積回路の分離領域形成方法
上提供するものである。
発明の概要
即ち本発明方法状凸部を有する基板表両に、はぼ均一の
厚さの膜を被着する工程と、凸部の側面に被着した前記
膜を選択的に除去する工１と、除去部を介して凸部側面
近傍の基板を選択的に除去して凹部を形成する工程と、
この凹部に絶縁層を埋設する工程とを具備したことを特
徴とするものでＴｏ今。
厚さの膜を被着する工程と、凸部の側面に被着した前記
膜を選択的に除去する工１と、除去部を介して凸部側面
近傍の基板を選択的に除去して凹部を形成する工程と、
この凹部に絶縁層を埋設する工程とを具備したことを特
徴とするものでＴｏ今。
以下本発明の詳細な説明する・
本発明において、基板としてはシリコン基板などの半導
体基板の他、モリブデンやアル々二つムガどの金属基板
を用いることができる・本発明において凸部を設ける部
分は、素子形成予定領域に設け、また、この凸部を設は
九基板表面に形成する膜としては、例えばシリプン膜を
用いる。
体基板の他、モリブデンやアル々二つムガどの金属基板
を用いることができる・本発明において凸部を設ける部
分は、素子形成予定領域に設け、また、この凸部を設は
九基板表面に形成する膜としては、例えばシリプン膜を
用いる。
また本発明において、凸部側面の膜を選択的にエツチン
グする方法としては、前記膜をシリコン膜で形成し、と
の膜に例えばキレンをイオン注入して、この膜の基板と
平行な部分を一ロン濃度が５Ｘ１０ａｍ 以上の高濃
度領域としまた基板と垂直な凸部側ｍ部分を、ホロン濃
度が１０ｃｍ 以下の低濃度領域とし、？ロン濃度に
応じたエツチング速度差を利用して、低淡度領域、即ち
凸部側面の膜を選択的にエツチングするものである・ 更に本発明において凸部側面近傍の基板を選択的に除去
して形成した凹部に埋設形成する絶縁層即ち分離領域と
なる絶縁層としては、例えばシリコン酸化膜、あるいは
シリコン窒化膜などがあシ、これらはＣＶＤ法による堆
積、または基板の酸化あるいは窒化によシ形成する方法
でも良い。
グする方法としては、前記膜をシリコン膜で形成し、と
の膜に例えばキレンをイオン注入して、この膜の基板と
平行な部分を一ロン濃度が５Ｘ１０ａｍ 以上の高濃
度領域としまた基板と垂直な凸部側ｍ部分を、ホロン濃
度が１０ｃｍ 以下の低濃度領域とし、？ロン濃度に
応じたエツチング速度差を利用して、低淡度領域、即ち
凸部側面の膜を選択的にエツチングするものである・ 更に本発明において凸部側面近傍の基板を選択的に除去
して形成した凹部に埋設形成する絶縁層即ち分離領域と
なる絶縁層としては、例えばシリコン酸化膜、あるいは
シリコン窒化膜などがあシ、これらはＣＶＤ法による堆
積、または基板の酸化あるいは窒化によシ形成する方法
でも良い。
発明の実施例
以下本発明の実施例について説明すゐ。
第１図乃至第６図は本発明の一実施例を示すもので、先
ず第１図に示すようにシリコン基板１０表面に、熱酸化
法、あるいａ ｃｖｎ法によ〕シリコン酸化膜２を厚さ
５０００芙に設ける・次にこの嚢内に図示しないレジス
トを設は九後、これをノ譬ターニングし、ノ々ターニン
グしたレジストをマスクとしてシリコン酸化膜２を、例
えば異方性エツチングにより選択的にエツチングして、
素子形成予定領域となるシリコン基板１０表面に、シリ
コン酸化膜２による凸部３を形成する。
ず第１図に示すようにシリコン基板１０表面に、熱酸化
法、あるいａ ｃｖｎ法によ〕シリコン酸化膜２を厚さ
５０００芙に設ける・次にこの嚢内に図示しないレジス
トを設は九後、これをノ譬ターニングし、ノ々ターニン
グしたレジストをマスクとしてシリコン酸化膜２を、例
えば異方性エツチングにより選択的にエツチングして、
素子形成予定領域となるシリコン基板１０表面に、シリ
コン酸化膜２による凸部３を形成する。
次に第２図に示すように全面に多結晶シリコン膜４を厚
さ約２ｏｏｏ１でＣＶＤ法によシ堆積すると、凸部３の
側面にも均一の厚さで多結晶シリコン＄４が堆積する。
さ約２ｏｏｏ１でＣＶＤ法によシ堆積すると、凸部３の
側面にも均一の厚さで多結晶シリコン＄４が堆積する。
次に多結晶シリコン膜４０表面に一口ンをイオン注入す
ると、この多結晶シリコン膜４のシリコン基板１と平行
な部分に多量のｆロンが注入されて高濃度領域５となシ
、またシリコン基板１と垂直な凸部３の側面部分はゾロ
ンの注入量が少ない低濃度領域６となる。この場合、高
濃度領域５のがロン濃度は５Ｘ１０ｅｍ 以上とし、
を九低濃度領域６のがロン濃度は１０１８＠ｍ−３以下
となるように注入条件を設定する。
ると、この多結晶シリコン膜４のシリコン基板１と平行
な部分に多量のｆロンが注入されて高濃度領域５となシ
、またシリコン基板１と垂直な凸部３の側面部分はゾロ
ンの注入量が少ない低濃度領域６となる。この場合、高
濃度領域５のがロン濃度は５Ｘ１０ｅｍ 以上とし、
を九低濃度領域６のがロン濃度は１０１８＠ｍ−３以下
となるように注入条件を設定する。
この後）必要に応じて熱処理を行なってイオン注入した
ゾロンを活性化してもよい、この場合の熱処理条件とし
ては、例えば１０００℃、窒業ガス雰囲気中で１０分間
の熱処理を行なう。
ゾロンを活性化してもよい、この場合の熱処理条件とし
ては、例えば１０００℃、窒業ガス雰囲気中で１０分間
の熱処理を行なう。
次いで、既知のシリコンエツチング滴液、例えばＫＯＨ
を含む溶液で堆積した多結晶シリコン層４を工、チング
すると、第３図に示すように高濃度領域５に比べてエツ
チング速度の速い１低濃度領域６が選択的にエツチング
除去される。
を含む溶液で堆積した多結晶シリコン層４を工、チング
すると、第３図に示すように高濃度領域５に比べてエツ
チング速度の速い１低濃度領域６が選択的にエツチング
除去される。
この作用は第７図のグツ７で示すようにボロン濃度が５
Ｘ１０ｃｍ 以上では、多結晶シリコン膜４のエツチ
ング速度（エツチング率）が遅く速くなル工、チンダ速
度差を利用したものである・ このようにして凸部３の側面に堆積した低濃度領域ｌの
多結晶シリコン４を除去して、シリコン基板１の一部を
露出させ死後、更に除去部１を通してＫＯＨを含む溶液
で、露出したシリコン基板１をエツチングして、第４図
に示すように凸部ＳＯ側面近傍に凹部８，８を形成する
。
Ｘ１０ｃｍ 以上では、多結晶シリコン膜４のエツチ
ング速度（エツチング率）が遅く速くなル工、チンダ速
度差を利用したものである・ このようにして凸部３の側面に堆積した低濃度領域ｌの
多結晶シリコン４を除去して、シリコン基板１の一部を
露出させ死後、更に除去部１を通してＫＯＨを含む溶液
で、露出したシリコン基板１をエツチングして、第４図
に示すように凸部ＳＯ側面近傍に凹部８，８を形成する
。
次にが■ンを多量に含む多結晶シリコン膜４の高濃度領
域５を工、チングして除去し、更に引き続いて凸部３を
形成したシリコン酸化膜２をエツチングで除去して第５
図に示すようにシリコン基板１の全面を露出させる・ この後、シリコン基板１の全面にシリコン酸化膜９を堆
積して、第６図に示すように凹部８゜１にもシリコン酸
化膜りを埋設して、この部分・：・ を分離領域とする。
域５を工、チングして除去し、更に引き続いて凸部３を
形成したシリコン酸化膜２をエツチングで除去して第５
図に示すようにシリコン基板１の全面を露出させる・ この後、シリコン基板１の全面にシリコン酸化膜９を堆
積して、第６図に示すように凹部８゜１にもシリコン酸
化膜りを埋設して、この部分・：・ を分離領域とする。
以下、常法に従って分離領域に囲まれた素子形成予定領
域にトランジスタを形成するものである。
域にトランジスタを形成するものである。
従って、従来のコーゾラナ法では、シリコン窒化膜のノ
々ターニングにレジストを用いるため。
々ターニングにレジストを用いるため。
分電領域の幅は１μｍ以上となるが、本発明では低濃度
のがロンを含有し九多結晶シリコン膜４の膜厚に応じて
決姶られる九め、膜厚をコントロールすることによシ数
１０００１幅での分離領域の形成が可能となる。
のがロンを含有し九多結晶シリコン膜４の膜厚に応じて
決姶られる九め、膜厚をコントロールすることによシ数
１０００１幅での分離領域の形成が可能となる。
なお上記説明ではシリコン基板１の表面に設けた凸部３
をシリコン酸化膜２によ多形成した場合について示した
が、シリコン窒化膜などを用いても良い。
をシリコン酸化膜２によ多形成した場合について示した
が、シリコン窒化膜などを用いても良い。
発明の詳細
な説明した如く、本発明に係わる半導体集積回路の分離
領域形成方法によれば、不純物濃度に応じたエツチング
速度差を利用し、レジスジを用いずに基板に幅狭の凹部
を形成し、ここに絶縁膜を埋設して分離領域とするとと
Ｋより、サブミクロ７幅での形成を可能にして高密度微
細化を達成することかで龜るものである。
領域形成方法によれば、不純物濃度に応じたエツチング
速度差を利用し、レジスジを用いずに基板に幅狭の凹部
を形成し、ここに絶縁膜を埋設して分離領域とするとと
Ｋより、サブミクロ７幅での形成を可能にして高密度微
細化を達成することかで龜るものである。
第１図乃至第６図は、本発明による分離領域形成方法の
一実施例を、工程に従って順次示す断面図、第７図はシ
リコン膜のが口／濃度とエツチング率との関係を説明し
たグツ７である。 １・・・シリコン基板、２・・・シリコン酸化膜、Ｓ・
・・凸部、４・・・多結晶シリコン膜、５・・・高濃度
領域、６・・・低濃度領域、７・・・除去部、８・・・
凹部、９・・・シリコン酸化膜。 出願人代理人 弁理士 鈴 江 武 彦１１１ ３ り Ｉｌ／１２ｖ！Ｊ 第３図 第５図 第６１！１ 第７ＷＩＪ ボ′ロン１１隻（ｃｒｎ′）
一実施例を、工程に従って順次示す断面図、第７図はシ
リコン膜のが口／濃度とエツチング率との関係を説明し
たグツ７である。 １・・・シリコン基板、２・・・シリコン酸化膜、Ｓ・
・・凸部、４・・・多結晶シリコン膜、５・・・高濃度
領域、６・・・低濃度領域、７・・・除去部、８・・・
凹部、９・・・シリコン酸化膜。 出願人代理人 弁理士 鈴 江 武 彦１１１ ３ り Ｉｌ／１２ｖ！Ｊ 第３図 第５図 第６１！１ 第７ＷＩＪ ボ′ロン１１隻（ｃｒｎ′）
Claims (1)
- 【特許請求の範囲】 （１） 凸部を有する基板表面に１はぼ均一の厚さの
膜を被着する工程と、凸部の側面に被着した前記膜を選
択的に除去する工程と、除去部を介して凸部側面近傍の
基板を選択的に除去して凹部を形成する工程と、この凹
部に絶縁層を埋設形成する工程とを具備したζど、を４
１１１とする半導体集積回路の分離領域形成方法。 （２）基板として半導体基板また唸金属基板を用いるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路の分離領域形成方法・（３）基板表面に形成する膜
としてシリコン膜ｔルいることを特徴とする特許請求の
範囲第１項記載の半導体集積回路の分離領域形成方法。 （４）凸部側面の膜を選択的に工、チンダすゐ方法とし
て、前記膜をシリコン膜で形成し、この膜にがロンをイ
オン注入して、この膜の基板と平行な部分を高濃度領域
、基板と垂直な凸部側面部分を低濃度領域とし、この低
濃度領域を選択的にエツチングすることを特徴とする特
許請求の範囲第１項記載の半導体集積回路の分離領域形
成方法。 （５） 高談度領域のがロン濃度を５Ｘ１０ ＠ｍ
以上とし１低濃度領域のがロン濃度を１０ ＠ｍ以下
とすることを特徴とする特許請求の範囲第４項記載の半
導体集積回路の分離領域形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192219A JPS5893343A (ja) | 1981-11-30 | 1981-11-30 | 半導体集積回路の分離領域形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192219A JPS5893343A (ja) | 1981-11-30 | 1981-11-30 | 半導体集積回路の分離領域形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893343A true JPS5893343A (ja) | 1983-06-03 |
Family
ID=16287639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192219A Pending JPS5893343A (ja) | 1981-11-30 | 1981-11-30 | 半導体集積回路の分離領域形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893343A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717689A (en) * | 1984-09-18 | 1988-01-05 | U.S. Philips Corporation | Method of forming semimicron grooves in semiconductor material |
| WO1998040909A3 (en) * | 1997-03-14 | 1999-06-17 | Micron Technology Inc | Method of forming etched structures comprising implantation steps |
| WO2011064891A1 (ja) * | 2009-11-30 | 2011-06-03 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577134A (en) * | 1978-12-07 | 1980-06-10 | Fujitsu Ltd | Formation of fine pattern |
| JPS5669833A (en) * | 1979-11-09 | 1981-06-11 | Toshiba Corp | Fine processing method of thin film |
| JPS6219061A (ja) * | 1985-07-16 | 1987-01-27 | Hakubakumai Kk | 即席麦がゆの製造方法 |
-
1981
- 1981-11-30 JP JP56192219A patent/JPS5893343A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577134A (en) * | 1978-12-07 | 1980-06-10 | Fujitsu Ltd | Formation of fine pattern |
| JPS5669833A (en) * | 1979-11-09 | 1981-06-11 | Toshiba Corp | Fine processing method of thin film |
| JPS6219061A (ja) * | 1985-07-16 | 1987-01-27 | Hakubakumai Kk | 即席麦がゆの製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717689A (en) * | 1984-09-18 | 1988-01-05 | U.S. Philips Corporation | Method of forming semimicron grooves in semiconductor material |
| WO1998040909A3 (en) * | 1997-03-14 | 1999-06-17 | Micron Technology Inc | Method of forming etched structures comprising implantation steps |
| US6309975B1 (en) | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
| US6461967B2 (en) | 1997-03-14 | 2002-10-08 | Micron Technology, Inc. | Material removal method for forming a structure |
| US6596648B2 (en) | 1997-03-14 | 2003-07-22 | Micron Technology, Inc. | Material removal method for forming a structure |
| US6596642B2 (en) | 1997-03-14 | 2003-07-22 | Micron Technology, Inc. | Material removal method for forming a structure |
| US6599840B2 (en) | 1997-03-14 | 2003-07-29 | Micron Technology, Inc. | Material removal method for forming a structure |
| WO2011064891A1 (ja) * | 2009-11-30 | 2011-06-03 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 |
| US8709898B2 (en) | 2009-11-30 | 2014-04-29 | Fujitsu Semiconductor Limited | Fabrication method of semiconductor device and fabrication method of dynamic threshold transistor |
| US9178034B2 (en) | 2009-11-30 | 2015-11-03 | Fujitsu Semiconductor Limited | Fabrication method of semiconductor device and fabrication method of dynamic threshold transistor |
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