JPS6081863A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6081863A JPS6081863A JP58191187A JP19118783A JPS6081863A JP S6081863 A JPS6081863 A JP S6081863A JP 58191187 A JP58191187 A JP 58191187A JP 19118783 A JP19118783 A JP 19118783A JP S6081863 A JPS6081863 A JP S6081863A
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- JP
- Japan
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- film
- emitter
- region
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- polycrystalline silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａ） 発明の技術分野
本発明は半導体装置の製造方法にかかり、特にバイポー
ラ型半導体集積回路（ＩＣ）の新規な形成方法に関する
。
ラ型半導体集積回路（ＩＣ）の新規な形成方法に関する
。
（ｂｌ 従来技術と問題点
周知のように、ＩＣにおいては高速動作させるため高密
度化、高集積化されており、その製法としてセルファラ
イン（自己整合）方式が採られている。このセルファラ
イン方式はパターンニング寸法の誤差余裕を考慮する必
要がないため、小型にして高密度・高集積化するのに非
常に効果のあるものである。
度化、高集積化されており、その製法としてセルファラ
イン（自己整合）方式が採られている。このセルファラ
イン方式はパターンニング寸法の誤差余裕を考慮する必
要がないため、小型にして高密度・高集積化するのに非
常に効果のあるものである。
バイポーラ型ＩＣにおいても、ベース領域とエミッタ領
域とを自己整合で形成する方法は特に著名であり、これ
は電極間隙を小さくできて、高集積化に非常に有効な方
法である。
域とを自己整合で形成する方法は特に著名であり、これ
は電極間隙を小さくできて、高集積化に非常に有効な方
法である。
従って、ベース・エミッタのセルファライン方式が数多
く提案されて利用されているが、自己整合は例えば異質
な膜を被着し、膜質のエソチング差を利用してパターン
ニングしたり、あるいはリフトオフを適用したりする方
法が多く、処理がデリケートであって、少しのミス処理
も品質や歩留に悪影響を与え易い欠点がある。
く提案されて利用されているが、自己整合は例えば異質
な膜を被着し、膜質のエソチング差を利用してパターン
ニングしたり、あるいはリフトオフを適用したりする方
法が多く、処理がデリケートであって、少しのミス処理
も品質や歩留に悪影響を与え易い欠点がある。
さて、第１図ないし第７図に本発明に類似した従来法の
一例（特開昭５５−４１７３７参照）の工程順断面図を
示している。その概要を説明すると、第１図に示すよう
にＮ型シリコン基板１上に二酸化シリコン（ＳｉＯ２）
膜２．窒化シリコン（ＳＩ３Ｎ４ ）膜３．５ｉ０２膜
４を積層し、その上にレジスＩ・膜５のパターンを形成
する。次いで、第２図に示すようにレジスト膜５をマス
クとして５ｉ０２１ｉ４゜ＳｉＮ４膜３をエツチングし
、更に５ｉＣｈｌＷ２をエツチングする。そうすると、
上面の５ｉ０２膜４はサイドエッチされて図のようにな
る。
一例（特開昭５５−４１７３７参照）の工程順断面図を
示している。その概要を説明すると、第１図に示すよう
にＮ型シリコン基板１上に二酸化シリコン（ＳｉＯ２）
膜２．窒化シリコン（ＳＩ３Ｎ４ ）膜３．５ｉ０２膜
４を積層し、その上にレジスＩ・膜５のパターンを形成
する。次いで、第２図に示すようにレジスト膜５をマス
クとして５ｉ０２１ｉ４゜ＳｉＮ４膜３をエツチングし
、更に５ｉＣｈｌＷ２をエツチングする。そうすると、
上面の５ｉ０２膜４はサイドエッチされて図のようにな
る。
次いで、第３図に示すようにＳ＋３Ｎ４膜３をマスクに
して５ｉ０２膜６ （フィールド酸化膜）を形成する（
ＬＯＣＯ３法）。次いで、第４図に示すように５ｉ０２
膜４下のＳｉＮ４膜３以外のＳｉ３Ｎ４膜を除去し、更
にＳ ＋３Ｎ ４膜７のパターンを形成した後、多結晶
シリコン膜３，５ｉ０２膜９，５ｉ５Ｎ４膜１０を順次
に被着し、その上面低部にレジスト膜１１を流し込む。
して５ｉ０２膜６ （フィールド酸化膜）を形成する（
ＬＯＣＯ３法）。次いで、第４図に示すように５ｉ０２
膜４下のＳｉＮ４膜３以外のＳｉ３Ｎ４膜を除去し、更
にＳ ＋３Ｎ ４膜７のパターンを形成した後、多結晶
シリコン膜３，５ｉ０２膜９，５ｉ５Ｎ４膜１０を順次
に被着し、その上面低部にレジスト膜１１を流し込む。
次いで第５図に示すように露出したＳ ＋３Ｎ ４膜１
０．５ｉ０２１臭９を除去した後、レジストＩｆ！１１
を除去し、５ｉ０２膜９をエツチングする。そうすると
、Ｓ ＋３Ｎ ４膜１０の下の５ｉ０２膜９がサイドエ
ッヂされるが、一部の５ｉ０２膜９は図のように残存す
る。
０．５ｉ０２１臭９を除去した後、レジストＩｆ！１１
を除去し、５ｉ０２膜９をエツチングする。そうすると
、Ｓ ＋３Ｎ ４膜１０の下の５ｉ０２膜９がサイドエ
ッヂされるが、一部の５ｉ０２膜９は図のように残存す
る。
次いで、第６図に示すように多結晶シリコン膜８の表面
に５ｉ０２膜１２を熱生成し、Ｓ ＋５Ｎ ４膜１０を
除去し、Ｓｉ３Ｎ４膜７上の５ｉ０２膜１２と多結晶シ
リコン膜８を除去し、更にＳｉＯ２膜９とその下の多結
晶シリコン膜８を除去しくエミツタ窓１３）、かくして
露出した多結晶シリコン膜８側面に５ｉ０２膜１４を熱
生成し、次にベース領域に硼素をイオン注入してＰ型ベ
ース領域１５を画定する。
に５ｉ０２膜１２を熱生成し、Ｓ ＋５Ｎ ４膜１０を
除去し、Ｓｉ３Ｎ４膜７上の５ｉ０２膜１２と多結晶シ
リコン膜８を除去し、更にＳｉＯ２膜９とその下の多結
晶シリコン膜８を除去しくエミツタ窓１３）、かくして
露出した多結晶シリコン膜８側面に５ｉ０２膜１４を熱
生成し、次にベース領域に硼素をイオン注入してＰ型ベ
ース領域１５を画定する。
次いで、第７図に示すようにエミツタ窓１５の５ｉＮ４
１１Ｗ３と５ｉ０２膜２とを除去し、またコレクタコン
タクト形成領域１６上の５ｉ０２膜１２を除去した後、
多結晶シリコン膜１７をエミッタおよびコレクタ上に形
成する。尚、エミツタ窓とコレクタコンタクト形成領域
とに形成するＮ型領域１日（エミッタ領域、コレクタコ
ンタクト領域）は別工程でイオン注入するか、若しくは
多結晶シリコン膜を介して拡散形成される。
１１Ｗ３と５ｉ０２膜２とを除去し、またコレクタコン
タクト形成領域１６上の５ｉ０２膜１２を除去した後、
多結晶シリコン膜１７をエミッタおよびコレクタ上に形
成する。尚、エミツタ窓とコレクタコンタクト形成領域
とに形成するＮ型領域１日（エミッタ領域、コレクタコ
ンタクト領域）は別工程でイオン注入するか、若しくは
多結晶シリコン膜を介して拡散形成される。
上記に例示した従来例はベース領域とエミッタ領域とが
完全に自己整合された形成方法であるが、サイドエッチ
やリフトオフを用いた複雑な形成方法が採られている。
完全に自己整合された形成方法であるが、サイドエッチ
やリフトオフを用いた複雑な形成方法が採られている。
これは本例に限らないことであり、又自己整合的なベー
ス・エミッタの形成方法はベース領域の不純物濃度がエ
ミッタ領域の不純物濃度より高濃度に形成されるのが一
般的である。しかし、それは周波数特性を低下させて、
動作特性を悪くするものである。
ス・エミッタの形成方法はベース領域の不純物濃度がエ
ミッタ領域の不純物濃度より高濃度に形成されるのが一
般的である。しかし、それは周波数特性を低下させて、
動作特性を悪くするものである。
（Ｃ１発明の目的
本発明はこのような問題点を解消させ、ベースとエミッ
タとを自己整合的に形成し、且つ性能および品質が改善
される形成方法を提案するものである。
タとを自己整合的に形成し、且つ性能および品質が改善
される形成方法を提案するものである。
ｆｄｌ 発明の構成
その目的は、フィールド絶縁膜で囲まれた一導電型半導
体基板上に耐酸化絶縁膜を形成し、該耐酸化絶縁膜周囲
に半導体基板の一部表面を露出させる工程、次いで該露
出部分を含み、前記耐酸化絶縁膜上に半導体膜を形成し
、該半導体膜を介してその下の半導体基板中へ反対導電
型不純物を導入することにより反対導電型外部ベース領
域を形成する工程、該半導体膜を一部除去して形成した
エミツタ窓内に露出した耐酸化絶縁膜と前記半導体膜の
表面とを同時に熱酸化して酸化物絶縁膜に変成する工程
、次いで少なくともエミツタ窓」二の該酸化物絶縁膜を
すべて除去する工程、次いで該エミツタ窓からベースお
よびエミッタ用不純物を導入して反対導電型内部ベース
領域および一導電型エミッタ領域を形成する工程が含ま
れる半導体装置の製造方法によって達成することができ
る。
体基板上に耐酸化絶縁膜を形成し、該耐酸化絶縁膜周囲
に半導体基板の一部表面を露出させる工程、次いで該露
出部分を含み、前記耐酸化絶縁膜上に半導体膜を形成し
、該半導体膜を介してその下の半導体基板中へ反対導電
型不純物を導入することにより反対導電型外部ベース領
域を形成する工程、該半導体膜を一部除去して形成した
エミツタ窓内に露出した耐酸化絶縁膜と前記半導体膜の
表面とを同時に熱酸化して酸化物絶縁膜に変成する工程
、次いで少なくともエミツタ窓」二の該酸化物絶縁膜を
すべて除去する工程、次いで該エミツタ窓からベースお
よびエミッタ用不純物を導入して反対導電型内部ベース
領域および一導電型エミッタ領域を形成する工程が含ま
れる半導体装置の製造方法によって達成することができ
る。
（ｅｌ 発明の実施例
以下３図面を参照して実施例によって詳細に説明する。
第８図ないし第１５図は本発明にかかる製造方法の工程
順断面図である。
順断面図である。
先ず、第８図に示すようにＮ型シリコン基板２１上に膜
厚１．００人の５ｉ０２膜２２を介して、気相成長法に
より膜厚１０００人のＳ ＋３Ｎ ４膜２３を被着し、
パターンニングして選択的にベース形成領域２４とコレ
クタコンタクト形成領域２５をマスクする。次いで、第
９図に示すように１０００℃＋２００分程度熱酸化して
膜厚６０００人の５ｉ０２膜２６を形成する。この工程
がＬＯＣＯ５法であり、５ｉ０２膜２６はフィールド絶
縁膜である。
厚１．００人の５ｉ０２膜２２を介して、気相成長法に
より膜厚１０００人のＳ ＋３Ｎ ４膜２３を被着し、
パターンニングして選択的にベース形成領域２４とコレ
クタコンタクト形成領域２５をマスクする。次いで、第
９図に示すように１０００℃＋２００分程度熱酸化して
膜厚６０００人の５ｉ０２膜２６を形成する。この工程
がＬＯＣＯ５法であり、５ｉ０２膜２６はフィールド絶
縁膜である。
次いで、ＳｉヨＮ４膜２３を熱燐酸でエツチング除去し
、更に５ｉＯ２１ｔ’２２を弗酸でエツチング除去した
後、第１０図に示すようにアンモニアガス中で１１００
℃、数１０分間加熱してシリコン基板（ベース形成領域
２４．コレクタコンタクト形成領域２５）面に膜厚約１
００人のＳｉ３Ｎ４膜２７を熱生成する。次いで、第１
１図に示すようにレジスト膜２８のマスクを形成し、弗
酸によりベース形成領域２４上のＳｉ３Ｎ４膜２７周囲
部の５ｉ０２膜２６を部分的にエツチング除去して、一
部のシリコン基板２１を露出させる。
、更に５ｉＯ２１ｔ’２２を弗酸でエツチング除去した
後、第１０図に示すようにアンモニアガス中で１１００
℃、数１０分間加熱してシリコン基板（ベース形成領域
２４．コレクタコンタクト形成領域２５）面に膜厚約１
００人のＳｉ３Ｎ４膜２７を熱生成する。次いで、第１
１図に示すようにレジスト膜２８のマスクを形成し、弗
酸によりベース形成領域２４上のＳｉ３Ｎ４膜２７周囲
部の５ｉ０２膜２６を部分的にエツチング除去して、一
部のシリコン基板２１を露出させる。
次いで、第１２図に示すように気相成長法により膜厚４
０００人の多結晶シリコン膜２９を被着し、更に多結晶
シリコン膜２９に硼素をイオン注入した後、レジスト膜
３０をマスクにしてエミツタ窓３１とその。
０００人の多結晶シリコン膜２９を被着し、更に多結晶
シリコン膜２９に硼素をイオン注入した後、レジスト膜
３０をマスクにしてエミツタ窓３１とその。
他部分の多結晶シリコン膜をエツチング除去し、ベース
形成領域２４近傍にのみ多結晶シリコン膜２９（ベース
電極となる）を形成する。この際、イオン注入条件は加
速電圧４０ＫｅＶ 、ドーズ量ＩＸＩＱ１６／ｃｍ２程
度である。
形成領域２４近傍にのみ多結晶シリコン膜２９（ベース
電極となる）を形成する。この際、イオン注入条件は加
速電圧４０ＫｅＶ 、ドーズ量ＩＸＩＱ１６／ｃｍ２程
度である。
次いで、第１３図に示すように不活性ガス雰囲気中で１
０００℃、１時間位熱処理し、硼素を拡散して外部ヘ−
大領域３２を形成し、更に高湿酸化雰囲気中で１０００
℃、１時間程度熱処理して多結晶シリコン膜２９の表面
及び＋１１１面に５ｉ０２膜３３を生成し、同時にエミ
ツタ窓３１内の露出Ｓｉ３Ｎ４膜２７とベースコンタク
ト形成領域２５表面の３１３Ｎ ４膜２７をも酸化して
５ｊ０２膜２７′に変成する。この際、露出した５ １
３Ｎ ４膜２７はすべて５ｉ０２１！１ｉ２７’に変成
されて、その膜厚は２００人位になる。一方、多結晶シ
リコン膜の酸化速度は熱生成Ｓ’３Ｎ４ Ｍ’Ｊ２１よ
り速く、その膜厚は約３０００人と厚く成長する。また
、上記の硼素拡散処理（外部ベース領域形成処理）では
、硼素は薄いＳＩ３Ｎ４膜２７をも透過して拡散される
が、前記したように多結晶シリコン膜２９は直接シリコ
ン基板に接している部分があるから、未酸化の多結晶シ
リコン膜２９がベース電極としてそのまま使用できる。
０００℃、１時間位熱処理し、硼素を拡散して外部ヘ−
大領域３２を形成し、更に高湿酸化雰囲気中で１０００
℃、１時間程度熱処理して多結晶シリコン膜２９の表面
及び＋１１１面に５ｉ０２膜３３を生成し、同時にエミ
ツタ窓３１内の露出Ｓｉ３Ｎ４膜２７とベースコンタク
ト形成領域２５表面の３１３Ｎ ４膜２７をも酸化して
５ｊ０２膜２７′に変成する。この際、露出した５ １
３Ｎ ４膜２７はすべて５ｉ０２１！１ｉ２７’に変成
されて、その膜厚は２００人位になる。一方、多結晶シ
リコン膜の酸化速度は熱生成Ｓ’３Ｎ４ Ｍ’Ｊ２１よ
り速く、その膜厚は約３０００人と厚く成長する。また
、上記の硼素拡散処理（外部ベース領域形成処理）では
、硼素は薄いＳＩ３Ｎ４膜２７をも透過して拡散される
が、前記したように多結晶シリコン膜２９は直接シリコ
ン基板に接している部分があるから、未酸化の多結晶シ
リコン膜２９がベース電極としてそのまま使用できる。
次いで、第１４図に示すように弗酸液に浸漬してエミツ
タ窓３１上の５ｉ０２膜２７／を全面エツチング除去す
る。その場合、多結晶シリコン膜上の５ｔｏ２膜もある
程度エツチングされるが、膜厚が十分に厚いから多結晶
シリコン膜２９（ベース電極）が露出することはない。
タ窓３１上の５ｉ０２膜２７／を全面エツチング除去す
る。その場合、多結晶シリコン膜上の５ｔｏ２膜もある
程度エツチングされるが、膜厚が十分に厚いから多結晶
シリコン膜２９（ベース電極）が露出することはない。
本発明では、このようにウェットエツチングによって５
ｉＯ２Ｂ！ｊ’２９を除去するため、シリコン基板がダ
メージを受けにくい。
ｉＯ２Ｂ！ｊ’２９を除去するため、シリコン基板がダ
メージを受けにくい。
次いで、第１５図に示すように気相成長法により膜厚１
０００人の多結晶シリコン膜３４を被着し、その多結晶
シリコン膜３４に硼素と砒素をイオン注入し、パターン
ニングした後、窒素ガス中で９００℃。
０００人の多結晶シリコン膜３４を被着し、その多結晶
シリコン膜３４に硼素と砒素をイオン注入し、パターン
ニングした後、窒素ガス中で９００℃。
３０分位熱処理してＰ型内部ベース領域３５とＮ型エミ
ッタ領域３６を同時に形成する。この時、多結晶シリコ
ン膜３４をコレクタコンタクト形成領域２５にも被着し
て、コレクタコンタクト領域３７を形成するが、この領
域上の多結晶シリコン膜３４には砒素のみイオン注入し
ておく。尚、この処理は硼素を注入して内部ベース領域
３５を形成し、次に砒素を注入してエミッタ領域３６を
形成するという様に、別々に形成しても構わない。何れ
にしても、エミ、７タ領域と内部ベース領域とが同じエ
ミツタ窓より拡散形成される。イオン注入条件、注入量
は硼素（Ｐ型）の方が３０ＫｅＶ １１０ ／ｃｎ！、
砒素（Ｎ型）の方が１００ＫｅＶ、 １０ ”／ＣＩＪ
程度である。
ッタ領域３６を同時に形成する。この時、多結晶シリコ
ン膜３４をコレクタコンタクト形成領域２５にも被着し
て、コレクタコンタクト領域３７を形成するが、この領
域上の多結晶シリコン膜３４には砒素のみイオン注入し
ておく。尚、この処理は硼素を注入して内部ベース領域
３５を形成し、次に砒素を注入してエミッタ領域３６を
形成するという様に、別々に形成しても構わない。何れ
にしても、エミ、７タ領域と内部ベース領域とが同じエ
ミツタ窓より拡散形成される。イオン注入条件、注入量
は硼素（Ｐ型）の方が３０ＫｅＶ １１０ ／ｃｎ！、
砒素（Ｎ型）の方が１００ＫｅＶ、 １０ ”／ＣＩＪ
程度である。
以下は多結晶シリコン膜３４を除去し、公知の方法によ
ってアルミニウムからなるエミッタ電極を形成して完成
する。また、そのまま多結晶シリコン膜３４をエミッタ
電極に使用してもよい。
ってアルミニウムからなるエミッタ電極を形成して完成
する。また、そのまま多結晶シリコン膜３４をエミッタ
電極に使用してもよい。
このような本発明にかかる形成方法は、膜質の差を利用
したサイドエッチやリフトオフを用いていないで、しか
も簡単な工程である。且つ、ベース・エミッタの両頭域
は完全な自己整合ではないが、同じエミツタ窓から内部
ベースとエミッタとの両領域が形成されるセルファライ
ン方式であって、内部ベース領域を低濃度に制御できる
語法であるから、他の形成方法に比べて一層の高速化が
図れる形成方法である。
したサイドエッチやリフトオフを用いていないで、しか
も簡単な工程である。且つ、ベース・エミッタの両頭域
は完全な自己整合ではないが、同じエミツタ窓から内部
ベースとエミッタとの両領域が形成されるセルファライ
ン方式であって、内部ベース領域を低濃度に制御できる
語法であるから、他の形成方法に比べて一層の高速化が
図れる形成方法である。
（ｆ） 発明の効果
以上の実施例の説明から明らかなように、本発明によれ
ばエミッタ・ベースが簡単な工程で自己整合的に形成さ
れ、且つ動作を高速化させることができる形成方法であ
る。
ばエミッタ・ベースが簡単な工程で自己整合的に形成さ
れ、且つ動作を高速化させることができる形成方法であ
る。
従って、本発明はｒｃの高性能化、高品質化に役立つ製
法である。
法である。
第１図ないし第７図は従来の製造方法の工程順断面図、
第８図ないし第１５図は本発明にかかる製造方法の工程
順断面図である。 図中、１．２１はＮ型シリコン基板、２，４．’６゜９
、１２．１４．２２．３３は５ｉ０２膜、３． ７．１
０．２３゜２７はＳｉ３Ｎ４膜、５．１１．２８．３０
はレジスト膜、８゜１７、２９．３４は多結晶シリコン
膜、 １３．３１はエミッタ窓、１５はＰ型ベース領域
、 １６．２５はコレクタコンタクト形成領域、１８は
Ｎ型領域、２４はベース形成領域、３２は（Ｐ型）外部
ベース領域、３５は（Ｐ型）内部ベース領域、３６はＮ
型エミッタ領域、３７は（Ｎ型）コレクタコンタクト領
域を示している。 １ ２
第８図ないし第１５図は本発明にかかる製造方法の工程
順断面図である。 図中、１．２１はＮ型シリコン基板、２，４．’６゜９
、１２．１４．２２．３３は５ｉ０２膜、３． ７．１
０．２３゜２７はＳｉ３Ｎ４膜、５．１１．２８．３０
はレジスト膜、８゜１７、２９．３４は多結晶シリコン
膜、 １３．３１はエミッタ窓、１５はＰ型ベース領域
、 １６．２５はコレクタコンタクト形成領域、１８は
Ｎ型領域、２４はベース形成領域、３２は（Ｐ型）外部
ベース領域、３５は（Ｐ型）内部ベース領域、３６はＮ
型エミッタ領域、３７は（Ｎ型）コレクタコンタクト領
域を示している。 １ ２
Claims (1)
- フィールド絶縁膜で囲まれた一導電型半導体基板上に耐
酸化絶縁膜を形成し、該耐酸化絶縁膜周囲に半導体基板
の一部表面を露出させる工程、次いで該露出部分を含み
、前記耐酸化絶縁膜上に半導体膜を形成し、該半導体膜
を介してその下の半導体基板中へ反対導電型不純物を導
入することにより反対導電型外部ベース領域を形成する
工程、該半導体膜を一部除去して形成したエミツタ窓上
に露出した耐酸化絶縁膜と前記半導体膜の表面とを同時
に熱酸化して酸化物絶縁膜に変成する工程、次いで少な
くともエミツタ窓上の該酸化物絶縁膜をすべて除去する
工程、次いで該エミツタ窓からベースおよびエミッタ用
不純物を導入して反対導電型内部ベース領域および一場
電型エミッタ領域を形成する工程が含まれてなることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191187A JPS6081863A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191187A JPS6081863A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081863A true JPS6081863A (ja) | 1985-05-09 |
Family
ID=16270344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191187A Pending JPS6081863A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61252664A (ja) * | 1985-05-02 | 1986-11-10 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62211949A (ja) * | 1986-03-13 | 1987-09-17 | Fujitsu Ltd | 半導体装置の製造法 |
-
1983
- 1983-10-12 JP JP58191187A patent/JPS6081863A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61252664A (ja) * | 1985-05-02 | 1986-11-10 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62211949A (ja) * | 1986-03-13 | 1987-09-17 | Fujitsu Ltd | 半導体装置の製造法 |
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