JPS5893354A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS5893354A JPS5893354A JP19470381A JP19470381A JPS5893354A JP S5893354 A JPS5893354 A JP S5893354A JP 19470381 A JP19470381 A JP 19470381A JP 19470381 A JP19470381 A JP 19470381A JP S5893354 A JPS5893354 A JP S5893354A
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- JP
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は半導体装置の製造法、とくに多層金属配線の層
間絶縁膜の形成法に関するものである。
間絶縁膜の形成法に関するものである。
第１図，第２図は、この種従来装置の製造法における一
工程を示した断面図である。
工程を示した断面図である。
従来の層間絶縁膜の形成は、例えばＡＩＳ｛合金で形成
した電極配線上に、ＳｉＨ４と０２を材料ガスとするＣ
ＶＤ法で約４８０℃程度の成長温度でＳｉ０２を成長さ
せていた。実際には１μｍ程度の厚いＳ ｉ０２は、ク
ラックを発生しやすい等の欠点があり、ノンドープのＳ
ｉ０２ではなく、リンを含んだリンガラスを成長させ
ている。しかしながら、Ｓｉ０２又は、リンガラス等の
絶縁膜（４）は、第１図に示すように、ＡＩＳｉ合金で
形成された電極配線（ロ）のエツジ部分の形状いわゆる
ステップカバレッジが良好でない。仁のため絶縁膜《４
》のｔに形成する第２層の電極配線（自）が第２図に示
すように、断線しやすいという、至命的欠陥を有してい
た。
した電極配線上に、ＳｉＨ４と０２を材料ガスとするＣ
ＶＤ法で約４８０℃程度の成長温度でＳｉ０２を成長さ
せていた。実際には１μｍ程度の厚いＳ ｉ０２は、ク
ラックを発生しやすい等の欠点があり、ノンドープのＳ
ｉ０２ではなく、リンを含んだリンガラスを成長させ
ている。しかしながら、Ｓｉ０２又は、リンガラス等の
絶縁膜（４）は、第１図に示すように、ＡＩＳｉ合金で
形成された電極配線（ロ）のエツジ部分の形状いわゆる
ステップカバレッジが良好でない。仁のため絶縁膜《４
》のｔに形成する第２層の電極配線（自）が第２図に示
すように、断線しやすいという、至命的欠陥を有してい
た。
なお、第１図，第２図において、《１》は半導体基板、
（１０１）は基板（１）に形成された領域で、第１の電
極配線０１）が領域（１０１）に電気的に接続されてい
るＯ このよりなＡｌＳｉの電極配線エツジでのステップカバ
レッジを改良するため、ＣＶＤ法に種々の改良が加えら
れ、常圧ＣＶＤに代り減圧ＣＶＤ、さらには、プラズマ
ＣＶＤ等が使用されつつある、プラズマＣＶＤ法で形成
した絶縁膜のステップカバレッジは従来法に比し°Ｃ著
るしく改善され°Ｃいる。このため、二層配線の場合に
は、プラズマＣＶＤ法を用いて、かなり歩留りのいい絶
縁膜が形成できるようになった。しかしながら半導体基
板上の各種段差のため二層配線パクーンに多くの制約事
項を設ける必要がある。また、三層配線の場合にはさら
に大きな段差が発生するため、プラズマＣＶＤ法を用い
ても、ステップカバレッジは不十分であった。
（１０１）は基板（１）に形成された領域で、第１の電
極配線０１）が領域（１０１）に電気的に接続されてい
るＯ このよりなＡｌＳｉの電極配線エツジでのステップカバ
レッジを改良するため、ＣＶＤ法に種々の改良が加えら
れ、常圧ＣＶＤに代り減圧ＣＶＤ、さらには、プラズマ
ＣＶＤ等が使用されつつある、プラズマＣＶＤ法で形成
した絶縁膜のステップカバレッジは従来法に比し°Ｃ著
るしく改善され°Ｃいる。このため、二層配線の場合に
は、プラズマＣＶＤ法を用いて、かなり歩留りのいい絶
縁膜が形成できるようになった。しかしながら半導体基
板上の各種段差のため二層配線パクーンに多くの制約事
項を設ける必要がある。また、三層配線の場合にはさら
に大きな段差が発生するため、プラズマＣＶＤ法を用い
ても、ステップカバレッジは不十分であった。
本発明は、上記のような従来のＣＶＤ法で形成した層間
絶縁膜のステップカバレッジを改善するためになされた
もので、 ＣＶＤ法で形成した層間絶縁膜を、不活性ガ
スイオンでスパッタエッチすることにより、ステップカ
バレッジが大幅に改善された多層電極配線構造を有する
半導体装置を提供することを目的としＣいる。
絶縁膜のステップカバレッジを改善するためになされた
もので、 ＣＶＤ法で形成した層間絶縁膜を、不活性ガ
スイオンでスパッタエッチすることにより、ステップカ
バレッジが大幅に改善された多層電極配線構造を有する
半導体装置を提供することを目的としＣいる。
以下、本発明方法の一実施例を第８図について説明する
。
。
ｆＭ８図（４）におい°ｒ、ｎ）は半導体基板、（２）
はＳｉｎｇ、０１はＡｌＳｉの第１１１電極配線で、こ
れは半導体基板上に形成された領域（図示していない）
に接続されている。（４）はリンガラス又は窒化シリコ
ン等の層間絶縁膜である。＋６）は眉間絶縁膜（４）の
スパッタエツチングに使用される低エネルギーのＡｕ＋
イオンを矢印で表わしたものである。
はＳｉｎｇ、０１はＡｌＳｉの第１１１電極配線で、こ
れは半導体基板上に形成された領域（図示していない）
に接続されている。（４）はリンガラス又は窒化シリコ
ン等の層間絶縁膜である。＋６）は眉間絶縁膜（４）の
スパッタエツチングに使用される低エネルギーのＡｕ＋
イオンを矢印で表わしたものである。
第８図（至）のように、ＡｌＳｉの＠１層電極配線（ロ
）上にＣＶＤ法で形成された絶縁ＷＩ４（４）にＡｒガ
スを用いてＲＦスパッタを行うと半導体基板＋１）−に
ほぼ垂直にＡｒ”＜オンが入射子る。Ａｒ＋イオン等に
よるスパッタリング現像は第４図に示すように、入射角
に強く依存し、４６°程闇で入射した場合には垂直に入
射した場合より、約６倍程度エツチングレイトが大きく
なる。このため絶縁膜（４）のスパッタエツチングは、
平担な部分に比べて、段差部のエツチングが異常に速く
進行し、エツチング後の形状は第８図（旬に示すような
ステップカバレッジの非常に良好な断面形状を得ること
ができる。
）上にＣＶＤ法で形成された絶縁ＷＩ４（４）にＡｒガ
スを用いてＲＦスパッタを行うと半導体基板＋１）−に
ほぼ垂直にＡｒ”＜オンが入射子る。Ａｒ＋イオン等に
よるスパッタリング現像は第４図に示すように、入射角
に強く依存し、４６°程闇で入射した場合には垂直に入
射した場合より、約６倍程度エツチングレイトが大きく
なる。このため絶縁膜（４）のスパッタエツチングは、
平担な部分に比べて、段差部のエツチングが異常に速く
進行し、エツチング後の形状は第８図（旬に示すような
ステップカバレッジの非常に良好な断面形状を得ること
ができる。
第５図にスパッタエッチ前後の断１１８ＥＭ写真を写す
。第６図（２）はスパッタエッチ前を示す断面写真、同
図［Ｆ］）はスパッタエッチ後の断面写真を示す。ステ
ップカバレッジの改善は、８８Ｍ写真から分るように顕
著である。
。第６図（２）はスパッタエッチ前を示す断面写真、同
図［Ｆ］）はスパッタエッチ後の断面写真を示す。ステ
ップカバレッジの改善は、８８Ｍ写真から分るように顕
著である。
第６図に、スパックエッチに使用したＲＳスパツや装置
の構成概略図を示す。第６図におい′Ｃ１（６）は下部
電離（サセプタ）％（７）は上部電極、（８）は半導体
基板、（９）はプラズマ、（転）はＲＦ電源を示す。
の構成概略図を示す。第６図におい′Ｃ１（６）は下部
電離（サセプタ）％（７）は上部電極、（８）は半導体
基板、（９）はプラズマ、（転）はＲＦ電源を示す。
第７図は、本発明の一実施例による二層配線の工程断面
図を工程順に示したものである。第７図面に示すように
第一層電極配線（２）の完了した半導体基体（１）に、
ＣＶＤ法で眉間絶縁膜（４）を形成しく自）、写真製版
技術でスルーホールＱ１１を形成する（０゜つぎにスパ
ッタ装置内に半導体基体（１）を導入し、Ａｒガス中で
ＲＦスパッタを行い、段差部のステップカバレッジを改
善する（２）。スパッタ装置内にはＡｌＳｉのスパッタ
も組み込まれ′Ｃいるのでスパッタエッチ完Ｉ後引き続
い゛Ｃ同一装置内で第２層目のＡｌＳｉをデポジットし
、二層配線（２）を形成する（同図Ｅ）・この方式では
スルーホール（１１）部分の第１層目Ａｌ５（の表面も
スパッ９エッチされるが、その量は通常０．７μｍ程度
であり、問題になる量ではない。また、スルーホール部
分の開口部での段差もスパッタエッチされ′Ｃテーパー
状になりスルーホール部での断率率の大幅に向上する。
図を工程順に示したものである。第７図面に示すように
第一層電極配線（２）の完了した半導体基体（１）に、
ＣＶＤ法で眉間絶縁膜（４）を形成しく自）、写真製版
技術でスルーホールＱ１１を形成する（０゜つぎにスパ
ッタ装置内に半導体基体（１）を導入し、Ａｒガス中で
ＲＦスパッタを行い、段差部のステップカバレッジを改
善する（２）。スパッタ装置内にはＡｌＳｉのスパッタ
も組み込まれ′Ｃいるのでスパッタエッチ完Ｉ後引き続
い゛Ｃ同一装置内で第２層目のＡｌＳｉをデポジットし
、二層配線（２）を形成する（同図Ｅ）・この方式では
スルーホール（１１）部分の第１層目Ａｌ５（の表面も
スパッ９エッチされるが、その量は通常０．７μｍ程度
であり、問題になる量ではない。また、スルーホール部
分の開口部での段差もスパッタエッチされ′Ｃテーパー
状になりスルーホール部での断率率の大幅に向上する。
なおｔ記実施例では、多層配線構造につぃ゛Ｃ説明した
が三次元素子等、膜の平担化を必要とする構造についＣ
も本発明は上記実施例と同様の効果を奏する。
が三次元素子等、膜の平担化を必要とする構造についＣ
も本発明は上記実施例と同様の効果を奏する。
以上のように、この発明によれば、層間絶縁膜をスパッ
タエッチすることにより、段差部でのステップカバレッ
ジが大幅に改善され、多層配線における断線率を向上さ
せる効果がある。また、ＡＩＳ ｉ等のスパッタの直前
に、同一装置内でスパツタエツチすることにより、工程
を複雑にすることなく、しかも特別の装置を必要とする
ことなく、上記の効果を得ることが出来、半導体装置製
造上の利点番、ｊ非常に大きい。
タエッチすることにより、段差部でのステップカバレッ
ジが大幅に改善され、多層配線における断線率を向上さ
せる効果がある。また、ＡＩＳ ｉ等のスパッタの直前
に、同一装置内でスパツタエツチすることにより、工程
を複雑にすることなく、しかも特別の装置を必要とする
ことなく、上記の効果を得ることが出来、半導体装置製
造上の利点番、ｊ非常に大きい。
第１図は、従来のＣＶＤ法で形成した眉間絶縁膜のステ
ップカバレッジを示す断面。第２図は同機＾ 来装考における段差部での二層配線の断線状部を示す断
面図。＠８図は、本発明方法によるスパッタエッチによ
る段差部のステップカバレッジの改鋳を示す断面図。第
４図はエツチングレートの入射角依存性を示す図。第５
図はスパッタエッチ前後の断面ＳＥＭ写真を示覧。第６
図は、スパッタエツチング装置の構成概略図である。第
７図は本発明の一実施例による二層配線構造の製法を示
す断面模式図である。 図中、嬬１）は半導体基体、（１０１）は領域、（２）
はＳ ｉ０２、＠（２）はＡｌＳｉ電極配線、（４）は
絶縁膜、＋６）はに−イオン、（６）は下部電極、（７
］はｈａ電極、（８）は半導体基体、（９）はプラズマ
、 （１１）はＲＦ電源、ａカはスルなお図中、同一符
号は同−又は相当部分を示す。 代理人 弁理士 島 野 信 − ′１ 第１図 第２図 第３図 第４図 入射角 第５図 第６図 第７図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭１＄６−１１４丁０８号
３、補正をする者 ６、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。 ページ 行 訂 正 前 訂
正 後４ １２ Ａｕ＋Ａｒ＋ ６１ １１ ＲＳスパッタ ＲＦスパッ
タ６ｉ８０．７μｍ０．１μｍ □ ６１１１ 断率率の 断線率が□ ） 手続補正書（旅） ５７譜Ｎ 昭和 年６ 月２７日 １、事件の表示 特願昭 ５６−１９４７０１１
号。 ２、発明の名称 半導体装置の製造翠法３、補正
をする者 事件との関係 特許出願人 ６、補正の対象 （１）明細書の図面の簡単な説明の欄 （２）図面 ７、 補正の内容 ＋１１明細書中第７頁第１２行目ないし第１桁目に「第
６図は・・・を示す図、」とあるのを「第５図（３）は
スパッタエッチ前の半導体結晶構造の断面を示すＳＥＭ
写真、第５図（Ｂ）はスパッタエッチ後の半導体結晶構
造の断面を示すＳＥＭ写真、」と訂正する。 （２１図面中、第５図を別紙のとおり補正する。 以上 ご１ 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭６６−１９４ＴＯＩ号事
件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
６、補正の対象 （１）明細書の発明の詳細な説明の欄 （２）図面 ６、 補正の内容 （１）明細書中筒４頁第１２行にｌ’−ＡＵ”Ｊとある
のを「Ａｒ”Ｊと訂正する。 （２）同、第６頁！ｌ！７行目に「スパッタエッチ前を
示す断面写真、」とあるのを「スパッタエッチ前の半導
体結晶構造の断面を示す５１Ｍ写真、」と訂正する。 （３）同、第６頁第８行目に「スパッタエッチ後の断面
写真を示す。」とあるのを「スパッタエッチ後の半導体
結晶構造の断面を示す５１Ｍ写真を示す。」と訂正する
。 （４）同、第６頁第１１行に［ＲＳＪとあるのを「ＲＦ
Ｊと訂正する。 （５）同、第６頁第８行１’Ｃ「０．’ｌｐｍ Ｊとあ
るのを「ｏ、１μｍ」と訂正する。 （６）同、第６頁第１１行に「新卒率の」とあるのを「
断線率が」と訂正する。 （７）図面中、第５図面を別紙のとおり訂正する。 以上 １．１ 、、″□゛
ップカバレッジを示す断面。第２図は同機＾ 来装考における段差部での二層配線の断線状部を示す断
面図。＠８図は、本発明方法によるスパッタエッチによ
る段差部のステップカバレッジの改鋳を示す断面図。第
４図はエツチングレートの入射角依存性を示す図。第５
図はスパッタエッチ前後の断面ＳＥＭ写真を示覧。第６
図は、スパッタエツチング装置の構成概略図である。第
７図は本発明の一実施例による二層配線構造の製法を示
す断面模式図である。 図中、嬬１）は半導体基体、（１０１）は領域、（２）
はＳ ｉ０２、＠（２）はＡｌＳｉ電極配線、（４）は
絶縁膜、＋６）はに−イオン、（６）は下部電極、（７
］はｈａ電極、（８）は半導体基体、（９）はプラズマ
、 （１１）はＲＦ電源、ａカはスルなお図中、同一符
号は同−又は相当部分を示す。 代理人 弁理士 島 野 信 − ′１ 第１図 第２図 第３図 第４図 入射角 第５図 第６図 第７図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭１＄６−１１４丁０８号
３、補正をする者 ６、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。 ページ 行 訂 正 前 訂
正 後４ １２ Ａｕ＋Ａｒ＋ ６１ １１ ＲＳスパッタ ＲＦスパッ
タ６ｉ８０．７μｍ０．１μｍ □ ６１１１ 断率率の 断線率が□ ） 手続補正書（旅） ５７譜Ｎ 昭和 年６ 月２７日 １、事件の表示 特願昭 ５６−１９４７０１１
号。 ２、発明の名称 半導体装置の製造翠法３、補正
をする者 事件との関係 特許出願人 ６、補正の対象 （１）明細書の図面の簡単な説明の欄 （２）図面 ７、 補正の内容 ＋１１明細書中第７頁第１２行目ないし第１桁目に「第
６図は・・・を示す図、」とあるのを「第５図（３）は
スパッタエッチ前の半導体結晶構造の断面を示すＳＥＭ
写真、第５図（Ｂ）はスパッタエッチ後の半導体結晶構
造の断面を示すＳＥＭ写真、」と訂正する。 （２１図面中、第５図を別紙のとおり補正する。 以上 ご１ 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭６６−１９４ＴＯＩ号事
件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
６、補正の対象 （１）明細書の発明の詳細な説明の欄 （２）図面 ６、 補正の内容 （１）明細書中筒４頁第１２行にｌ’−ＡＵ”Ｊとある
のを「Ａｒ”Ｊと訂正する。 （２）同、第６頁！ｌ！７行目に「スパッタエッチ前を
示す断面写真、」とあるのを「スパッタエッチ前の半導
体結晶構造の断面を示す５１Ｍ写真、」と訂正する。 （３）同、第６頁第８行目に「スパッタエッチ後の断面
写真を示す。」とあるのを「スパッタエッチ後の半導体
結晶構造の断面を示す５１Ｍ写真を示す。」と訂正する
。 （４）同、第６頁第１１行に［ＲＳＪとあるのを「ＲＦ
Ｊと訂正する。 （５）同、第６頁第８行１’Ｃ「０．’ｌｐｍ Ｊとあ
るのを「ｏ、１μｍ」と訂正する。 （６）同、第６頁第１１行に「新卒率の」とあるのを「
断線率が」と訂正する。 （７）図面中、第５図面を別紙のとおり訂正する。 以上 １．１ 、、″□゛
Claims (1)
- 【特許請求の範囲】 １、電極配線上に、ＣＶＤ法又はプラズマＣＶＤ法で酸
化シリコン膜又はリンガラス又は窒化シリコン膜等の絶
縁膜を形成したのち、上記絶縁膜をスパッタリング法で
、所定の膜厚をエツチングすることを特徴とする半導体
装置の製造法。 ２、電極配線上に、ＣＶＤ法又はプラズマＣＶＤ法で、
酸化シリコン膜又はリンガラス又°は窒化シリコン膜等
の絶縁膜を形成し、上記絶縁膜に、スルーホールを開口
したのち、スパッターリング法で所定の膜厚をエツチン
グし、引き続いてＡ１等の配線材料を、スパッタリング
等でデポジットすることを特徴とする特許 体装置の製造法。 ８、絶縁膜のスパッタエツチングとＡ１等配線材料のス
パッタリングを同一の装置内で、引き続い０行うことを
特徴とする上記特許請求の範囲第２項記載の半導体装置
の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470381A JPS5893354A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470381A JPS5893354A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893354A true JPS5893354A (ja) | 1983-06-03 |
| JPH033382B2 JPH033382B2 (ja) | 1991-01-18 |
Family
ID=16328853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19470381A Granted JPS5893354A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872064A (en) * | 1996-02-29 | 1999-02-16 | Intel Corporation | DSAD process for deposition of inter layer dielectric |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328530A (en) * | 1976-08-30 | 1978-03-16 | Hitachi Ltd | Method of etching surfaces of solids |
| JPS5359741A (en) * | 1976-11-10 | 1978-05-29 | Nat Jutaku Kenzai | Powder painting device |
| JPS5559741A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Preparation of semiconductor device |
| JPS55130147A (en) * | 1973-06-29 | 1980-10-08 | Ibm | Multilayer wired integrated circuit |
| JPS56148826A (en) * | 1980-04-21 | 1981-11-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5797649A (en) * | 1980-12-11 | 1982-06-17 | Nec Corp | Manufacture of semiconductor device |
-
1981
- 1981-11-30 JP JP19470381A patent/JPS5893354A/ja active Granted
Patent Citations (6)
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| JPS55130147A (en) * | 1973-06-29 | 1980-10-08 | Ibm | Multilayer wired integrated circuit |
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Cited By (2)
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| US5872064A (en) * | 1996-02-29 | 1999-02-16 | Intel Corporation | DSAD process for deposition of inter layer dielectric |
| US5872401A (en) * | 1996-02-29 | 1999-02-16 | Intel Corporation | Deposition of an inter layer dielectric formed on semiconductor wafer by sub atmospheric CVD |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033382B2 (ja) | 1991-01-18 |
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