JPS5893372A - Ｍｏｓ型集積回路 - Google Patents
Ｍｏｓ型集積回路Info
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- JPS5893372A JPS5893372A JP56192218A JP19221881A JPS5893372A JP S5893372 A JPS5893372 A JP S5893372A JP 56192218 A JP56192218 A JP 56192218A JP 19221881 A JP19221881 A JP 19221881A JP S5893372 A JPS5893372 A JP S5893372A
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- JP
- Japan
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- mos
- insulating film
- semiconductor
- transistor
- substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はＭＯＳ ）ランジスタの上にＭＯＳトランジス
タを積層した三次元構造のＭＯ８型集積回路の改良に関
する。
タを積層した三次元構造のＭＯ８型集積回路の改良に関
する。
発明の技術的背景
近年、微細加工技術の進歩によるＬＳＩの回路匿の限界
の解決策として、三次元回路素子が注目さｎている。こ
うした技術は、今までの平面構造を立体化し、五層、土
層と重ねることにより素子としての集積ｋを一挙に引上
げようとするものである。
の解決策として、三次元回路素子が注目さｎている。こ
うした技術は、今までの平面構造を立体化し、五層、土
層と重ねることにより素子としての集積ｋを一挙に引上
げようとするものである。
ところで、従来、上述した三次元構造のＭＯａ型集積回
路としては第１図及び第２図に示すものが知られている
。即ち、図中の１はｐ型半導体基板でるる。この基板１
の表面には該基板１そ電気的に分離するためのフィール
ド絶縁膜２が設けられている。このツーイールド絶縁膜
２により分離された島状の基板１領域（１ｇ子形成領域
）にはｎ 型のソース、ドレイン領域３．４が五に電気
的に分離して設けられている。これらソース、ドレイン
領域３・４間の基板１上にはダート絶域Ｊｉｍ５を介し
てダート電極６が設けら扛ていゐ。こうした基板１、ソ
ース、ドレイン禎域３，４、ゲート絶縁膜５及びダート
電極６靜により第１の１ｖｌＯ８トランジスタを構成し
ている。ｌた、前記ゲート電極６等を含む半導体基板ノ
上には８１０２等からなる層間絶縁ｍｙが被榎されてい
る。そして前・記第１のＭＯＳトランジスタ上には該層
間絶縁ａ７を介してｐ型半導体層８が選択的に設けら扛
ている。このｐ型半導体ｊ−８にはｎ 型のソース、ド
レイン領域９．１０が互に電気的に分離して設けられて
いる。このソース、ドレイン領域９．１０間の半導体層
部分（半導体基部）８′上にはダート絶縁膜ノ１を介し
てゲート電極１２が設けられている。こうした半導体層
８、ソース、ドレイン領域９゜１０、ダート絶縁膜１１
及びｒ−計電極１２等によシ第２のＭＯＳ トランジス
タが構成される。
路としては第１図及び第２図に示すものが知られている
。即ち、図中の１はｐ型半導体基板でるる。この基板１
の表面には該基板１そ電気的に分離するためのフィール
ド絶縁膜２が設けられている。このツーイールド絶縁膜
２により分離された島状の基板１領域（１ｇ子形成領域
）にはｎ 型のソース、ドレイン領域３．４が五に電気
的に分離して設けられている。これらソース、ドレイン
領域３・４間の基板１上にはダート絶域Ｊｉｍ５を介し
てダート電極６が設けら扛ていゐ。こうした基板１、ソ
ース、ドレイン禎域３，４、ゲート絶縁膜５及びダート
電極６靜により第１の１ｖｌＯ８トランジスタを構成し
ている。ｌた、前記ゲート電極６等を含む半導体基板ノ
上には８１０２等からなる層間絶縁ｍｙが被榎されてい
る。そして前・記第１のＭＯＳトランジスタ上には該層
間絶縁ａ７を介してｐ型半導体層８が選択的に設けら扛
ている。このｐ型半導体ｊ−８にはｎ 型のソース、ド
レイン領域９．１０が互に電気的に分離して設けられて
いる。このソース、ドレイン領域９．１０間の半導体層
部分（半導体基部）８′上にはダート絶縁膜ノ１を介し
てゲート電極１２が設けられている。こうした半導体層
８、ソース、ドレイン領域９゜１０、ダート絶縁膜１１
及びｒ−計電極１２等によシ第２のＭＯＳ トランジス
タが構成される。
背景技術の問題点
上述した従来のＭＯＳ型集積回路において、第１のＭＯ
Ｓ ）ランノスタ上に層間絶縁膜７を介して設けた第２
のＭＯＳ ）ランノスタではＳＯ８構造のものと同様、
そのチャンネル下の半導体基部８′の電位が浮遊状態に
なるため、次のような欠点を生じる。即ち、第２のＭＯ
Ｓ ）ランジスタのＶＤ −ＩＤ％性を調べると、第３
図に示すように２つのねじれ（ｋｉｎｋ ）Ａｌ ｍ
Ａｍが現われる。
Ｓ ）ランノスタ上に層間絶縁膜７を介して設けた第２
のＭＯＳ ）ランノスタではＳＯ８構造のものと同様、
そのチャンネル下の半導体基部８′の電位が浮遊状態に
なるため、次のような欠点を生じる。即ち、第２のＭＯ
Ｓ ）ランジスタのＶＤ −ＩＤ％性を調べると、第３
図に示すように２つのねじれ（ｋｉｎｋ ）Ａｌ ｍ
Ａｍが現われる。
第１のねじれＡ１はドレイン電圧ｖＤが高くなり、ドレ
イン接合近傍に比較的強い電界が生じると、空間電荷層
で衝突電離が起こり、チャンネル領域下のフローティン
グ状態の半導体基部８′に多数キアリアが供給される結
果、′閾値電圧が低下することによシ生じる。爽に、ド
レイン電圧Ｖ。
イン接合近傍に比較的強い電界が生じると、空間電荷層
で衝突電離が起こり、チャンネル領域下のフローティン
グ状態の半導体基部８′に多数キアリアが供給される結
果、′閾値電圧が低下することによシ生じる。爽に、ド
レイン電圧Ｖ。
が高くなると、半一、、、体基部“′とソース領域９の
電位差がソース接合のビルトイン電圧會越え、ソース領
域９をエミッタ、ドレイン領域ｚｏｔコレクタ、半導体
基部８′ヲペースとするを化バイポーラトランジスタが
オン状態とな夛、その結果として第２のねじれＡ２が生
じる。また、トランジスタが高速スイッチング動作音し
ている場合には、チャージＩンビング現象が支配的とな
り、チャンネル電流の一部が少数キャリヤとしての半導
体基部８′に注入される結果、半導体基部８′が逆・々
イアスされ、閾値電圧が深くなり、伝搬遅延時間が大き
くなる。
電位差がソース接合のビルトイン電圧會越え、ソース領
域９をエミッタ、ドレイン領域ｚｏｔコレクタ、半導体
基部８′ヲペースとするを化バイポーラトランジスタが
オン状態とな夛、その結果として第２のねじれＡ２が生
じる。また、トランジスタが高速スイッチング動作音し
ている場合には、チャージＩンビング現象が支配的とな
り、チャンネル電流の一部が少数キャリヤとしての半導
体基部８′に注入される結果、半導体基部８′が逆・々
イアスされ、閾値電圧が深くなり、伝搬遅延時間が大き
くなる。
発明の目的
不発明は第１のＭＯＳ ）ランノスタ上の第２のＭＯＳ
トランジスタにおける半導体基部の電位の浮遊を解消し
たＭＯＳ型集積回路を提供しようとするものである。
トランジスタにおける半導体基部の電位の浮遊を解消し
たＭＯＳ型集積回路を提供しようとするものである。
発明の概要
不発明は積層された第２のＭＯＳ ）ランジスタの半導
体基部を第１のＭＯＳトランジスタが設けられる半導体
基板に接続させることにより、第２のＭＯＳ ）ランジ
スタにおける半導体基部の電位を基板側に取出せるよう
にして該半導体基部が７０−ティング状態になるのを解
消した三次元構造のｈｌＪＯＢ Ｉｌｌ集積回路を得る
ものである。
体基部を第１のＭＯＳトランジスタが設けられる半導体
基板に接続させることにより、第２のＭＯＳ ）ランジ
スタにおける半導体基部の電位を基板側に取出せるよう
にして該半導体基部が７０−ティング状態になるのを解
消した三次元構造のｈｌＪＯＢ Ｉｌｌ集積回路を得る
ものである。
発明の実施例
本発明ｔ−第４図〜第６図を参照して説明する。
第４図は本発明のＭＯＳ型集積回路を示す平面図、第５
図は第４図のｖ−ｖ線に沿う断ｒＩｊｉ図、第６図は第
４図のＶｌ−ＶＩＩｉＫ沿う断面図である。
図は第４図のｖ−ｖ線に沿う断ｒＩｊｉ図、第６図は第
４図のＶｌ−ＶＩＩｉＫ沿う断面図である。
図中の２１はフィールド絶縁Ｊ［２２により電気的に分
離された島領域を有する例えばｐ型の半導体基板でらる
。この基板２１の島領域（素子形成領域）にはｎ型のソ
ース、ドレイン領域２３．２４が互に電気的に分離して
設けられている。これらソース、ドレイン領域２３．３
４間の基板２１部分（チャンネル領域）上には、ゲート
絶縁膜２５を介してダート電極２６が設けられている。
離された島領域を有する例えばｐ型の半導体基板でらる
。この基板２１の島領域（素子形成領域）にはｎ型のソ
ース、ドレイン領域２３．２４が互に電気的に分離して
設けられている。これらソース、ドレイン領域２３．３
４間の基板２１部分（チャンネル領域）上には、ゲート
絶縁膜２５を介してダート電極２６が設けられている。
こうしたｐｍ半導体基板２１、ソース、ドレイン領域２
３．２４、ｒ−ト絶縁膜２５及びｒ−）電極２６等によ
り第１の菖チャンネルＭＯ８）ランジスタＬノが構成さ
れている・前記ｒ−）電極２＃等を含む半導体基板２１
上には眉間絶縁膜２８が被榎されている。
３．２４、ｒ−ト絶縁膜２５及びｒ−）電極２６等によ
り第１の菖チャンネルＭＯ８）ランジスタＬノが構成さ
れている・前記ｒ−）電極２＃等を含む半導体基板２１
上には眉間絶縁膜２８が被榎されている。
また、前記第１のｎチャンネルＭＯＳ ）ランジスタリ
上には、前記絶縁膜２８を介してｐ型子導体層２９が選
択的に設けられている。このｐ：ａＪ半導体層２９に前
記フィールド絶縁膜２２上に後記するダート電極の配列
方向に一部延出している。ｆｔａ記ｐ型半導体層２９に
はｎ、型のソース、ドレイン領域３０．３１が互に電気
的に分離して設けられている。これらソース、ドレイン
領域３０．３１間の半導体層部分（半導体基部）２９′
上に線、ダート絶縁膜３２を介してゲート電極３３が設
けられている。こうした半導体層２９、ソース、ドレイ
ン領域：１０ 、３１、ｒ−ト杷縁膜Ｓ２及びダート電
極３３等により第２のｎチャンネルＭＯ８トランジスタ
３４が構成されている。そして、かかる第２のｎチャン
ネルＭＯ８）ランジスタ３４におけるフィールド絶縁膜
２２に延出したチャンネル領域下の前記層間絶縁ａＳＳ
とフィールド絶縁□膜２２に亘る一部には、第４図及び
第６図に示す如く開孔部３５が設けられている。前記第
２のｎチャンネル領域下 トランジスタリのチャンネル
領域が形成される半導体基部２９′は前記開孔部３６の
存在するｐ型半導体＠３６ｔ−介して前記半導体基板２
１と接続されている。
上には、前記絶縁膜２８を介してｐ型子導体層２９が選
択的に設けられている。このｐ：ａＪ半導体層２９に前
記フィールド絶縁膜２２上に後記するダート電極の配列
方向に一部延出している。ｆｔａ記ｐ型半導体層２９に
はｎ、型のソース、ドレイン領域３０．３１が互に電気
的に分離して設けられている。これらソース、ドレイン
領域３０．３１間の半導体層部分（半導体基部）２９′
上に線、ダート絶縁膜３２を介してゲート電極３３が設
けられている。こうした半導体層２９、ソース、ドレイ
ン領域：１０ 、３１、ｒ−ト杷縁膜Ｓ２及びダート電
極３３等により第２のｎチャンネルＭＯ８トランジスタ
３４が構成されている。そして、かかる第２のｎチャン
ネルＭＯ８）ランジスタ３４におけるフィールド絶縁膜
２２に延出したチャンネル領域下の前記層間絶縁ａＳＳ
とフィールド絶縁□膜２２に亘る一部には、第４図及び
第６図に示す如く開孔部３５が設けられている。前記第
２のｎチャンネル領域下 トランジスタリのチャンネル
領域が形成される半導体基部２９′は前記開孔部３６の
存在するｐ型半導体＠３６ｔ−介して前記半導体基板２
１と接続されている。
このような構成によれば、第２のｎチャンネルＭＯ８）
ランジスタリの半導体基部２９′は層間絶縁膜２８とフ
ィールド絶縁ｌＩ＆２２に設は良問孔部３５内の半導体
＠３６ｆｋ介してｐ！ＩＩ半導体基板２１に接続されて
いるため、半導体基板２１によシ該ｎチャンネルＭＯ８
）ランジスタリの半導体基部２９′の電極を取出すこと
ができ、該半導体基部２９′がフローティング状態とな
るのを解消できる。その結果、従来の三次元構造のＭＯ
８型集積回路ＶｃみられるＶＤ −Ｉｎ％性のねじれを
防止し、かつ高速動、作時の伝播遅延の増大を防止した
良好な特性を有するＭＯａ型集型口積回路ることがで粘
る。
ランジスタリの半導体基部２９′は層間絶縁膜２８とフ
ィールド絶縁ｌＩ＆２２に設は良問孔部３５内の半導体
＠３６ｆｋ介してｐ！ＩＩ半導体基板２１に接続されて
いるため、半導体基板２１によシ該ｎチャンネルＭＯ８
）ランジスタリの半導体基部２９′の電極を取出すこと
ができ、該半導体基部２９′がフローティング状態とな
るのを解消できる。その結果、従来の三次元構造のＭＯ
８型集積回路ＶｃみられるＶＤ −Ｉｎ％性のねじれを
防止し、かつ高速動、作時の伝播遅延の増大を防止した
良好な特性を有するＭＯａ型集型口積回路ることがで粘
る。
Ｊ、１ｌｌｌｉ
なお、上記実施例で拡第１、第２の（転）８トランジス
タとしてｎチャンネルのものを用い九がｐチャンネルの
第１、第２のＭＯＳ ）ランジスタを用いてＭＯＳ ｇ
集積回路を構成してもよい。
タとしてｎチャンネルのものを用い九がｐチャンネルの
第１、第２のＭＯＳ ）ランジスタを用いてＭＯＳ ｇ
集積回路を構成してもよい。
発明の効来
以上畦述した如く、本発明によれば高Ｗ［で後れた素子
特性を有する三次元構造のＭＯ８型果槓回路！Ｉを提供
できるものである。
特性を有する三次元構造のＭＯ８型果槓回路！Ｉを提供
できるものである。
第１図は従来の三次元構造のＭＯＳ Ｉ！集積回路を示
す平面図、第２図は第１図の■−■線に沿う断面図、第
３図は従来のＭＯ８型集積回路における第１のＭ０８ト
ランジスタ上に層間絶縁膜を介して設けられた第２のＭ
ＯＳ トランジスタのｖＤ−ＩＤ特性を示す線図、第３
図は本発明の一実施例を示す三次元構造のＭＯ８１１集
積回路の平面図、第５図は第４図のｖ−ｖｍに沿う断面
図、第６図は第４図の■−Ｍ線に沿う断面図である。 ２１・・・ｐ型半導体基板、２２・・・フィールド絶縁
膜、２３．３０・・・ｎ 型のソース領域、２４゜３１
・・・ｎ＋型のドレイン領域、２６．３８・・・ｙ −
計電極、す・・・第１のｎチャンネルＭＯ８） ５ ｙ
ノスタ、２８・・・層間絶縁膜、２９′・・・半導体基
部、Ｊ ４ ・・・第２のｎチャンネルＭＯ８）ランジ
スタ、３６・・・開孔部。 出願人代理人 弁理士 鈴 江 武 彦第１図 ６ ２ 第２図 ２ 第３図 ：、ＶＤ□ 第５図 ３３・ ２１ １６図 手続補正書動刻 昭湘５７．４ ．２８ Ｂ 特許庁長官 島 １）春 樹 殿 １、事件の表示 特願昭５６−１９２２１８号 ２、発明の名称 ＭＯａ型集積回路 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 昭和５７年３月３０日 ６、補正の対象 明細書 明細書中＠９頁１１行目において、「第３図」とあるな
「第４図」と訂正する。 １：。
す平面図、第２図は第１図の■−■線に沿う断面図、第
３図は従来のＭＯ８型集積回路における第１のＭ０８ト
ランジスタ上に層間絶縁膜を介して設けられた第２のＭ
ＯＳ トランジスタのｖＤ−ＩＤ特性を示す線図、第３
図は本発明の一実施例を示す三次元構造のＭＯ８１１集
積回路の平面図、第５図は第４図のｖ−ｖｍに沿う断面
図、第６図は第４図の■−Ｍ線に沿う断面図である。 ２１・・・ｐ型半導体基板、２２・・・フィールド絶縁
膜、２３．３０・・・ｎ 型のソース領域、２４゜３１
・・・ｎ＋型のドレイン領域、２６．３８・・・ｙ −
計電極、す・・・第１のｎチャンネルＭＯ８） ５ ｙ
ノスタ、２８・・・層間絶縁膜、２９′・・・半導体基
部、Ｊ ４ ・・・第２のｎチャンネルＭＯ８）ランジ
スタ、３６・・・開孔部。 出願人代理人 弁理士 鈴 江 武 彦第１図 ６ ２ 第２図 ２ 第３図 ：、ＶＤ□ 第５図 ３３・ ２１ １６図 手続補正書動刻 昭湘５７．４ ．２８ Ｂ 特許庁長官 島 １）春 樹 殿 １、事件の表示 特願昭５６−１９２２１８号 ２、発明の名称 ＭＯａ型集積回路 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 昭和５７年３月３０日 ６、補正の対象 明細書 明細書中＠９頁１１行目において、「第３図」とあるな
「第４図」と訂正する。 １：。
Claims (1)
- 一導電型の半導体基板と、この基板に設けられ該基板を
電気的に分離するためのフィールド絶縁膜と、このフィ
ールド絶縁膜により分離された島状の基板領域に設けら
れた第１のＭＯＳ トランジスタと、この第１のＭＯＳ
）ランジスタ上に該トランジスタを含む基板全面に被
榎された噛間絶縁膜會介して設けられた第２０トランジ
スタとを具備した積層構造のＭＯ８型集積回路に２いて
、前記第２のＭＯＳ トランジスタを前記フィールド絶
縁膜上にそのダート電極の配列方向に一部姑出させ、か
つ延出した第２のＭＯＳトランノスタ部分のチャンネル
領域下のｌＩＩ記層藺絶縁編とフィールド絶縁膜とに亘
る一部を開孔すると共に、該開孔部を介して前記第２の
ＭＯＳトランジスタのチャンネル領域が形成される半導
体基部と前記半導体基板と全接続したことを特徴とする
ＭＯＳ ｆＡ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192218A JPS5893372A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓ型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192218A JPS5893372A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓ型集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893372A true JPS5893372A (ja) | 1983-06-03 |
| JPS6253951B2 JPS6253951B2 (ja) | 1987-11-12 |
Family
ID=16287621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192218A Granted JPS5893372A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓ型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175237A (ja) * | 1991-05-31 | 1993-07-13 | American Teleph & Telegr Co <Att> | 集積回路デバイスの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56144530A (en) * | 1980-04-10 | 1981-11-10 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1981
- 1981-11-30 JP JP56192218A patent/JPS5893372A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56144530A (en) * | 1980-04-10 | 1981-11-10 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175237A (ja) * | 1991-05-31 | 1993-07-13 | American Teleph & Telegr Co <Att> | 集積回路デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6253951B2 (ja) | 1987-11-12 |
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